exam-notes-short.md

## Краткие ответы на вопросы экзамена 2025 года

> Ctrl+F: `[q` + номер + `]`, e.g. `[q32]`

---

### Введение — платформы, системная инженерия, проектирование

#### [q1] Что такое "вычислительная платформа" с точки зрения пользователя? Каков её состав?

Вычислительная платформа — уровень абстракции под конкретную задачу,
предоставляющий пользователю инструменты для реализации идей. Не конкретная
железка и не конкретная ОС, а весь комплект который платформа даёт

Состоит из четырёх элементов:

- Языки - чем описываем вычислительный процесс. Для ESP32+ESP-IDF это C/C++, для
  x86+Linux это C/Python/Rust, для FPGA это Verilog/VHDL.
- Типы - базовые типы данных платформы. На уровне процессора — машинное слово
  (32/64 бита). На уровне фреймворка — esp_err_t, gpio_num_t и т.п.
- Экземпляры - базовые операции и устройства, доступные на платформе. Для ESP32:
  сложение в ALU, GPIO, SPI, I2C, WiFi, DMA, таймеры. Для x86: x86 инструкции,
  устройства через драйверы.
- Паттерны - принципы и практики комбинирования языков, типов и экземпляров. Для
  ESP-IDF: event loop для WiFi, FreeRTOS-задачи, DMA-буферы для I2S. Для Linux:
  системные вызовы, пайпы, сокеты, потоки.

#### [q2] Какие уровни абстракций относятся к дисциплине "Архитектура компьютера"?

Компьютерные платформы образуют иерархию уровней абстракции, каждый из которых
опирается на нижележащий. Дисциплина "Архитектура компьютера" рассматривает
взаимодействие этих уровней снизу вверх:

- Физика — электроны, полупроводниковые процессы
- Устройства — транзисторы, диоды, конденсаторы
- Аналоговые схемы — усилители, фильтры (преобразователи потоков энергии)
- Цифровые схемы — логические вентили (AND, NOT, NAND)
- Логика/RTL — функциональные блоки: сумматоры, мультиплексоры, память
- Микроархитектура — как именно организовано исполнение инструкций: конвейер,
  кэши, контроллер памяти, предсказатель переходов, ALU, регистровый файл и
  связи между ними
- Архитектура (ISA) — набор команд, регистры, модель памяти — то что видит
  программист на низком уровне
- Операционные системы — управление ресурсами, драйверы устройств
- Прикладное ПО — программы пользователя

#### [q3] В чём заключается отличие Platform-Based Design от проектирования для конкретной платформы?

Проектирование для конкретной платформы — берём готовую фиксированную платформу
(например x86 + Windows) и подстраиваем под неё своё решение. Платформа диктует
ограничения, мы к ним адаптируемся.

Platform-Based Design (PBD) — подход, в основном для встраиваемых и
специализированных систем. Суть: встречное сужение двух пространств. Сверху вниз
сужается Application Space — от абстрактной задачи к конкретным требованиям.
Снизу вверх сужается Architectural Space — от набора доступных компонентов к
конкретной архитектуре. Они сходятся посередине, формируя оптимальную платформу
именно под эту задачу.

Программная аналогия: Python — огромное архитектурное пространство.
Django/FastAPI сужают его до DSL для веб-сервисов, что эффективнее чем писать на
"чистом" универсальном Python.

Отличие: при проектировании для платформы мы подстраиваемся под готовое. В PBD
мы строим платформу под задачу, получая баланс гибкости и эффективности.

#### [q4] Почему большинство современных компьютерных систем считаются системами с преобладающей программной составляющей? Приведите примеры.

Потому что именно ПО определяет функциональность и поведение системы, а
разработка ПО доминирует по стоимости и сложности (основная ценность).
Аппаратура универсальна, специфика достигается софтом.

Примеры:

- свои: TWS-наушники (простые динамики, сложные DSP-алгоритмы), современные
  камеры (опять же алгоритмы обработки проприетарные), электроинструмент
  (контроллер регулировки крутящего момента), Умные акумы с BMS (ПО bms, цена
  ошибки - пожар).
- из лекций: светодиодные лампы (алгоритмы управления перегревом), зарядные
  кабели (чипы согласования), беспилотные авто.

#### [q5] Что такое информационная и управляющая система? Каковы их отличия (функции, ПО, аппаратура)?

- Информационные системы - системы, где главная задача обработать данные
  (получить, преобразовать, выдать в измененном виде).

- Управляющие системы - системы, где цель взаимодействовать с реальным
  физическим миром (прочитать датчик -> повернуть заслонку).

(функции уже сказал)

- По ПО:
  - инф: максимум производительности, жертва предсказуимостью (спекулятивные
    вычисления, облака, retry в ошибках)
  - упр: предсказуемость и время реакции важнее пиковой скорости (RTOS,
    детерминированный код)

- По аппаратуре:
  - инф: серверы, кластеры, универсальные CPU
  - упр: МК, спец. модули i/o, жёские ограничения по энергию и теплу

#### [q6] Что такое "требование реального времени"? Примеры систем.

Реальное время - работа предсказуемо и в заданный срок (не "максимально
быстро"). Бывает hard (нарушение дедлайна недопустимо) и soft realtime.

Примеры:

- hard: подушки безопасности в автомобиле (считать данные + дать команду на
  подрыв пиропатрона за ~10ms). Можем и быстрее, но должен быть гарант на 10мс
- soft: стриминг и видеосвязь - артефакты неприятны, но не критичны.

как RTOS обеспечивает требование:

за счёт приоритетного вытесняющего планирования, гарантированного предела
времени реакции на прерывание, минимизации критических секций без прерываний,
детерминированных системных вызовов (время каждого ограничено и
документировано), аппаратной поддержки (NVIC в ARM с вложенными приоритетами
прерываний)

#### [q7] Каковы этапы эволюции управляющих систем: от ИУС до КФС?

Эволюция шла путем всё более тесной интеграции вычислительной составляющей и
объекта управления:

1. Огромные внешние шкафы управления, от которых тянулись жгуты проводов к
   станку.
2. Встроенные системы (контроллеры стали маленькими и размещаются прямо на
   устройстве).
3. Распределенные системы (множество датчиков и микроконтроллеров раскидано по
   всему устройству для избежания длинных аналоговых линий).
4. Киберфизические системы (КФС) — полная интеграция объекта управления и
   системы управления, где граница между ними стирается, и объект не имеет
   смысла без софта. Примеры КФС: гироскутер (доска не поедет без алгоритма
   балансировки), энергоэффективная вращающаяся дверь (работает как генератор
   при толчке человеком, софт считывает ЭДС, чтобы понять силу толчка и начать
   вращение мотора).

#### [q8] Каковы задачи и предмет дисциплины "Системная инженерия"? Какова роль системных инженеров?

Предмет: создание успешных сверхсложных систем. Задача: междисциплинарный подход
к работе с информацией на системном уровне. Роль: координатор, удерживает
систему целиком, связывает специалистов разных дисциплин, следит чтобы не забыли
логистику/производство/безопасность.

#### [q9] Что такое успешная система? Какие точки зрения необходимы для построения успешной системы?

Успешная — та, которой довольны стейкхолдеры (заинтересованные стороны).
Невозможно измерить успешность просто "соответствием требованиям".

Три точки зрения:

- система как совокупность частей (из чего состоит)
  - система колонки: плата, микрофон. cpu, wifi-модуль, ПО, облачный сервер
- как функциональное место (зачем нужна в мире)
  - колонка на кухне, реагирует на голос, подключена к Spotify
  - пользовател хочет удобство, Spotify хочет интеграцию, произв. хочет деньги
- как жизненный цикл (стадии существования).
  - концепция, разработка, производство, продажа, эксплуатация, поддержка,
    утилизация

Если забыть хотя бы одну — система провалится. Отличная структура без понимания
места = никому не нужный продукт. Без учёта ЖЦ = невозможность поддерживать.

#### [q10] Как можно рассматривать систему с точки зрения структуры? Каковы причины множественности структуры?

Система — иерархическая совокупность взаимосвязанных частей. Множественность
структур — разные стейкхолдеры видят разные структуры (водопровод, электрика,
несущие стены здания — разные схемы одного объекта).

#### [q11] Как можно рассматривать систему с точки зрения функционального места? Кто такие заинтересованные стороны (Stakeholders)? Что такое операционное окружение?

Система определяется местом, где приносит пользу. Физическое наполнение может
меняться, роль остаётся. Стейкхолдеры — люди/организации с интересами к системе.
Операционное окружение — внешняя среда, задающая интерфейсы и ограничения.

#### [q12] Как можно рассматривать систему с точки зрения жизненного цикла? Что такое обеспечивающая система?

ЖЦ: Концепция → Разработка → Производство → Использование → Поддержка →
Утилизация. Обеспечивающая система — внешняя система, помогающая на этапах ЖЦ
(CI/CD, завод, игровой движок).

#### [q13] Почему плохой менеджмент может увеличить бюджет проекта быстрее, чем другие факторы?

Главная проблема — коммуникация. Плохой менеджмент = потеря/искажение знаний при
передаче → разработчики додумывают, реализуют ненужное, подгоняют результат.

#### [q14] Каковы цели архитектурного проектирования компьютерных систем?

Снизить риски, сделать разработку предсказуемой (прогнозы совпадают с
реальностью), избежать фатальных ошибок. НЕ "сделать дешевле/быстрее".

#### [q15] Что такое архитектура по Гради Бучу? Что представляют собой логическая и физическая структура?

Архитектура — логическая и физическая структура компонентов и их взаимосвязи,
сформированные проектными решениями. Логическая — концепции, абстракции,
механизмы. Физическая — конкретный программный и аппаратный состав.

#### [q16] Что такое архитектура согласно ISO 42010? Что такое архитектурное описание?

Архитектура — фундаментальные концепции/свойства системы в окружении,
воплощённые в элементах и принципах (есть всегда, даже без документации).
Архитектурное описание — рабочий продукт (документация) для выражения
архитектуры.

#### [q17] Как архитектурные решения влияют на проектные метрики? Что такое V-диаграмма и какую особенность разработки она демонстрирует?

Архитектурные решения повышают предсказуемость: увеличивают вероятность того,
что реальные затраты (усилия/время) совпадут с запланированными.

**V-диаграмма** — модель процесса разработки, демонстрирующая спуск от концепции
к реализации (левая ветвь) и подъём через тестирование/интеграцию (правая
ветвь). Уровни абстракции: требования → архитектура → детальный дизайн →
реализация → модульное тестирование → интеграционное → системное → приёмка.

Ключевая особенность: **чем позже на жизненном цикле обнаруживается и
исправляется архитектурный дефект, тем экспоненциально дороже он обходится**.
Ошибка на этапе требований, пойманная только при системном тестировании, может
стоить в 100× дороже, чем та же ошибка, пойманная на этапе ревью требований.
Отсюда — принцип управления рисками на ранних стадиях.

---

### Историческая база и ПЛК

#### [q18] Сравните подходы к реализации вычислений в арифмометре и на логарифмической линейке. Какие аналогии можно провести с современными компьютерами?

Лог. линейка: таблица значений, O(1) поиск, но рост размера при росте точности.
Аналогии: LUT в FPGA, кэш, мемоизация. Арифмометр: алгоритмический расчёт
пошагово. Медленный рост сложности устройства, но растёт время. Аналогия: ALU
процессора.

#### [q19] Каков был подход к расчёту артиллерийских таблиц группой людей? Какие аналогии можно провести с современными компьютерами?

Формула → направленный граф, каждому узлу — человек с одной операцией. Передают
промежуточные результаты. Аналогии: параллелизм инструкций, конвейеризация
(первый передал → берёт новые данные), дублирование для надёжности, потоковый
вычислитель (CGRA).

#### [q20] Каково устройство электрического реле? Какие виды реле существуют и каковы области их применения?

Катушка + подвижный ключ + пружина. Ток на катушке → замыкает/размыкает цепь.
Виды: нормально разомкнутое (повторитель), нормально замкнутое (NOT); по
принципу: электрические, пневматические, оптические и т.д. Применение: первые
компьютеры, промышленные шкафы, эксплуатация в экстремальных средах.

#### [q21] Как реализуется булев базис на электрических реле?

Логические операции реализуются схемами включения:

- И (AND): Два нормально разомкнутых реле устанавливаются в
  цепи последовательно. Ток пройдет на выход только если замкнуты оба ключа.
- ИЛИ (OR): Два нормально разомкнутых реле устанавливаются параллельно. Ток
  пройдет, если замкнут хотя бы один из ключей.
- НЕ (NOT): Используется нормально замкнутое реле (актуатор неактивен по
  умолчанию). Ток идет через реле изначально. Если на управляющую катушку подать
  сигнал (единицу), цепь разрывается, и на выходе получается ноль.

#### [q22] Что такое программируемые логические контроллеры (ПЛК) и каковы области их применения?

Специализированный класс управляющих вычислительных машин для автоматизации
производства. Заменил физические релейные шкафы, которые было сложно
масштабировать, поддерживать и синхронизировать с документацией.

В ПЛК логика работы реле и провода заменены на виртуальные (программные).

Применение: Управляющие системы в промышленности, автоматизация станков и цехов.
Они представляют собой законченные устройства для встроенного использования,
способные эксплуатироваться в тяжелых условиях (например, на производстве).

#### [q23] Какова структура программируемых логических контроллеров (ПЛК)? Причины отделения инструментальной составляющей?

Законченное у-во: из CPU + модули I/O + память + блок питания.

Инструментальная составляющая отделена: ПЛК работает в тяжёлых условиях,
программирование - с отдельного ноутбука со спец. ПО. Вмешательство должно быть
контролируемым (как мобильная разработка: код на ПК, работает на устройстве).

#### [q24] Каковы особенности аппаратного обеспечения программируемых логических контроллеров (ПЛК)?

ПЛК работают в промышленных условиях, поэтому аппаратура отличается от обычных
компьютеров: модульная система I/O (можно набирать нужные модули - дискретные
входы/выходы, аналоговые, промышленные шины CAN, RS-485, Modbus), защита от
высоких токов, вибраций, пыли, экстремальных температур. Корпус - как правило на
DIN-рейку в электрическом шкафу. Питание промышленное (24В DC).

#### [q25] Каковы особенности программного обеспечения программируемых логических контроллеров (ПЛК)?

Визуальное программирование: релейно-контактные диаграммы (Ladder Diagrams),
функциональные блоки, структурный текст. Стандарт IEC 61131. Не C/Python — нужна
предсказуемость времени реакции и гарантия завершаемости.

---

### Цифровая схемотехника

#### [q26] В чём заключается принцип развития иерархических систем Седова? Иллюстрируйте применительно к вычислительным платформам.

- **Кратко**: Многообразие на каком-то уровне абстракции достигается жёской
  стандартизацией уровней нижележащих.

Принцип: Сложные системы развиваются по иерархическому принципу - сначала
формируется и стабилизируется нижний уровень, потом на его основе строится
следующий. Каждый новый НЕ ВНИКАЕТ В ДЕТАЛИ РЕАЛИЗАЦИИ НИЖЕСТОЯЩЕГО. пользуется
интерфейсом как данностью.

**Уровни абстракции вычислительной системы:**

физика (электроны) -> у-ва (транзистор/диод) -> аналог. схемы (усилитель/
фильтр) -> цифровые схемы (лог. вентили) -> функц. блоки - RTL (alu, сумматоры,
reg file) -> микроархитектура(конвейер,контроллер памяти, стратегия предсказания
переходов, OoO/in-order) -> ISA -> системный софт (ос, компиляторы, ассемблер,
неважно)

физика: запрещаем промежуточные напряжения. только 0 или 1. => предсказуемые
логические вентили и большие схемы

логика: разработчик СБИС не рисует каждый транзистор отдельно. Он пользуется
библиотекой из стандартных элементов и-не, или-не, и и т.п.

ISA: задали жёсткую архитектуру команд, risc-v например, и на ней пишем весь
софт.

- интересный пример с противоречием:

ISA: фиксируем набор команд, например x86 ISA - не менялась деситялетиями, а
микроархитектура под ней менялась радикально (от in-order до суперскалярности и
OoO). И как тут быть? Принцип Седова нарушен получается? => я пришёл к выводу
что наоборот это хорошая апробация принципа Седова: мы зафиксировали уровень
функциональных блоков - АЛУ, регистровый файл и т.п., благодаря нему создали
много разных ISA, а дальше просто эволюционно улучшали уровень микроархитектуры,
но при этом не нарушая контрактов между уровнями микроархитектуры и isa. Т.е. по
сути многообразия нет.

#### [q27] Что такое булев базис и какова его роль в вычислительной технике? Приведите примеры.

- **Кратко**: булев базис - функционально полная система булевых функций, т.е.
  которыми можно реализовать любую булеву функцию от любого числа переменных

Собрать его можно тремя множествами логических операций:

- и, или, не
- стрелка Пирса
- штрих Шеффера

Роль в ВТ: из одного типа вентиля можно построить любую цифровую схему. Знаем
что набор вентилей полон => можно сделать любую вычислительную функцию.

Т.е. например берём Штрих Шеффера, это NAND (not and), печатаем миллиард
одинаковых NAND элементов, вместо разных типов вентилей, и получаем бесконечное
многообразие схем. Например из NAND делаем NOT, подав сигнал на оба входа,
делаем AND, OR. А из них - сумматор, MUX, декодер, ALU, e.t.c.

Неплохая иллюстрация принципа Седова кстати.

#### [q28] Что такое двоичное кодирование сигналов? Каковы его достоинства и недостатки? Что такое запретная зона?

- **Кратко**: интерпретация физической величины в виде последовательности
  дискретных состояний, которым присваиваются логические значения 0/1

Каждому состоянию соответствует **диапазон** напряжений. На типичных МК питание
3.3в => единица будет ОТ 2.5в, а ноль ДО 1в

Между - т.н. **запретная зона**. Сюда не должен по-хорошему попадать сигнал, но
если уж попал, то поведение системы считается undefined.

с этим не сложно бороться, например во всех мк с которыми я имел дело и на
работе и в учёбе - стоял триггер Шмидта на каждом периферийном порту. У него два
порога, и его делают по номиналу ровно так, чтобы диапазон между этими порогами
ровно ложился на запретную зону.

достоинства: помехоустойчивость (2 уровня, далеко); предсказуемая погрешность
(by design, не by implementation); гибкость — наращиваем разрядностью; простая
арифметика.

недостатки: теряем точность аналогового сигнала; сложно читать человеку; простые
десятичные дроби → бесконечные двоичные.

#### [q29] Какова роль машинного слова в устройстве процессора? Что такое Big- и Little-endian?

- **Кратко**: маш. слово это стандартная для конкретной архитектуры единица
  данных (32/64бита). Определяет разрядность основных внутр. структур цпу
  (регистры ОБЩЕГО назначения, АЛУ, шины данных/адреса)

big-endian: старший байт по младшему адресу. Как мы привыкли читать. 0x1234 →
0x12, 0x34. Сетевые протоколы.

little-endian: младший байт по младшему адресу. 0x1234 → 0x34, 0x12. Удобнее для
аппаратной реализации (каст типов без сдвига указателя).

#### [q30] Какие существуют способы кодирования целочисленных данных? Что такое позиционное кодирование, код Грея, BCD?

- **Кратко**: кодирование - способ записать целое число в виде битов. Способов
  три.

1. **Позиционное кодирование**: каждый бит имеет вес по позиции. Число = сумма
   (цифра \* основание ^ позиции)
2. **Код Грея**: два соседних числа отличаются ровно в одном бите. Исключает
   ложные промежуточные значения при считывании энкодером (диск с полосками,
   фотодатчики не идеально синхронны) или при передаче между тактовыми доменами
   (i2s → cpu).
3. **BCD**: каждая десятичная цифра (0-9) кодируется 4 битами. Удобен для
   7-сегментных индикаторов, точной десятичной арифметики. Оверхед по памяти.

> для отрицательных: дополнительный код

#### [q31] Какие существуют способы кодирования бинарных данных? Что такое Base64, Base58?

- **Кратко**: нужно чтоб передать двоичные данные через канал, понимающий только
  текст (email, json, url). Перекодируем байты в печатные символы.

Base64: 3 байта → 4 группы по 6 бит, каждая кодируется одним из 64 ASCII
символов. Применение: email (MIME), data URI, JWT.

Base58: модификация — удалены визуально похожие символы (0/O, I/l, +, /). Для
bitcoin-адресов.

#### [q32] Что такое комбинационные схемы? Переходный процесс? Задержки? Параллелизм уровня бит?

- Комб. схема - схема из логических элементов, реализующая булеву функцию. Выход
  зависит ТОЛЬКО от текущих входов. Нет памяти. Примеры: сумматор, mux, декодер.

> note: комб. — без памяти, не тактируется. последовательностная — с памятью.

- Переходный процесс - распространение сигнала по элементам схемы ОТ изменения
  входа до установления стабильного ответа на выходе.
- Задержки: каждый вентиль на критическом пути вносит задержку. Затухание на
  проводах → буферы (повторители). Разные пути → глитчи (кратковременные ложные
  значения).
- Параллелизм: узлы и связи расположены параллельно, 32-битный сумматор
  складывает все 32 бита за один проход.

#### [q33] Какие состояния существуют в комбинационных схемах (0, 1, x, z)?

- **Кратко**: система значений HDL-симуляторов (Verilog/VHDL):

0/1 — логические уровни. x — не определено (состояние триггера до первого клока,
конфликт двух драйверов; в реальной схеме не существует — предупреждение
симулятора). z — высокий импеданс, провод отключён (реально существует —
tri-state буфер для разделяемых шин, Enable=1 у одного устройства, остальные в
z).

#### [q34] Каковы особенности реализации "условного оператора" в комбинационных схемах?

- **Кратко**: в софте if/else выполняет только одну ветку, ибо цпу
  последовательно выполняет инструкции. Комб. схема это физические провода и
  вентили, их нельзя "выключить", ток всегда течёт по всем путям — поэтому обе
  ветки вычисляются всегда и одновременно, а мультиплексор выбирает нужный по
  условию.

> note: спекулятивное выполнение в цпу — попытка сделать "как в железе"
> (выполнить обе ветки заранее). Это оптимизация конвейера, к комб. схемам
> прямого отношения не имеет.

#### [q35] Что такое триггеры в цифровых схемах? Каковы варианты их использования?

- **Кратко**: триггер - элемент, способный хранить одно из устойчивых состояний
  под воздействием управляющих сигналов. Минимальная ячейка памяти.

Использование:

- хранение состояния: регистровый файл, FSM
- синхронизация: защёлкиваем данные по фронту клока, отсекая глитчи
- конвейеризация: триггеры между стадиями разрезают длинный комб. путь → выше
  частота → выше throughput
- счёт: цепочка триггеров с обратной связью = счётчик

#### [q36] Что такое D-триггер и RS-триггер? Варианты условия изменения состояния?

RS-триггер: простейший асинхронный (без такта) триггер на двух вентилях с
перекрёстной обратной связью. Min элементов для хранения бита. Входы: Set/Reset.
Недостаток: S=R=1 — запрещённая комбинация, при снятии → гонка.

D-триггер: синхронный. RS + обвязка, формирующая S/R из D/CLK так, чтобы S=R=1
не возникло. По фронту CLK значение D защёлкивается на выход.

Условия: по уровню (CLK=1 → открыт, это защёлка/latch), по фронту (при переходе
CLK 0→1 или 1→0 — это flip-flop).

#### [q37] Пространственные и временные вычисления? Оптимизация процессоров?

Временные: переиспользование блока во времени (8-битный сумматор за 2 такта
складывает 16-бит число). Экономим площадь.

Пространственные: реализация функции "в лоб" в аппаратуре (32-битный сумматор за
1 такт). Увеличиваем throughput.

Оптимизация: любой цпу — компромисс площади и производительности. Суперскалярный
ставит несколько ALU (пространственно), каждое переиспользуется (временно).
Конвейер — гибрид: режем на стадии (временно), стадии работают параллельно
(пространственно). FPGA — почти чисто пространственный подход.

#### [q38] Что называют синхронной схемотехникой? Достоинства и недостатки?

Схемотехника, где состояния элементов памяти обновляются по единому тактовому
сигналу. Переходные процессы завершаются между фронтами такта.

Достоинства: предсказуемость, простота проектирования (критический путь ≤ период
такта), меньше гонок.

Недостатки: скорость ограничена самым медленным путём, энергия тратится на клок
даже без вычислений.

#### [q39] Почему цифровая схемотехника оперирует уровнями, а не сигналами?

Для реализации булевых функций достаточно двух дискретных состояний (0/1), а не
непрерывного диапазона. Сознательно отказываемся от аналоговой точности — нам
неважно 2.7В или 3.1В, важно только выше порога или ниже.

Возможности: помехоустойчивость, копирование без потерь, булева алгебра как
фундамент, произвольная композиция схем.

Проблемы: потеря точности (квантование), необходимость запретной зоны и
синхронизации из-за переходных процессов.

---

### Производство и HW/SW

#### [q40] Каковы ключевые тенденции в производстве радиоэлектронной аппаратуры и связанные с этим проблемы?

Три ключевых тенденции:

1. рост уровня интеграции (всё больше элементов помещается в меньший объём —
   закон Мура)
2. снижение удельных затрат за счёт масштабирования серийного производства (1
   чип стоит миллионы, миллион чипов — единицы долларов за штуку)
3. и усложнение производственной цепочки (нужны сверхчистые комнаты,
   нанометровая литография, узкоспециализированное оборудование).

Проблемы: растущая стоимость входа (построить фаб - миллиарды долларов),
зависимость от единичных поставщиков (TSMC, ASML), физические пределы
миниатюризации.

#### [q41] Что такое навесной монтаж, монтаж на печатную плату, штырьевой и поверхностный монтаж? Как они обеспечивают "гибкость"?

- Навесной монтаж: Способ, при котором радиоэлементы соединяются друг с другом
  проводами или выводами прямо в воздухе, без жесткого направляющего
  шасси. Гибкость максимальная — можно легко перерезать или отпаять провод и
  припаять другой, но метод сложен для автоматизации и имеет низкую надежность.
  Разновидностью является монтаж на макетной (монтажной) плате.
- Монтаж на печатную плату: Элементы крепятся на пластину из диэлектрика
  (печатную плату), на/в которой заранее сформированы электропроводящие цепи.
  Гибкость снижается по сравнению с навесным монтажом. Внесение изменений
  ограничено (перестановка джамперов, разрезание дорожки на поверхности).
- Штырьевой (выводной) монтаж: Элементы имеют ножки, которые вставляются в
  сквозные отверстия печатной платы и запаиваются. Это обеспечивает высокую
  прочность, но требует наличия отверстий (что плохо для многослойных плат) и
  сложно в монтаже при большом числе ножек и серийном производстве.
- Поверхностный монтаж (SMD/SMT): Элементы не прошивают плату насквозь, а
  припаиваются к контактным площадкам на её поверхности. Развитием этого метода
  является BGA (Ball Grid Array), где чип крепится на шариках припоя. Гибкость
  минимальная (исправить ошибку в слоях платы или вручную перепаять чип на сотни
  ножек размером в доли миллиметра практически невозможно), зато метод идеально
  подходит для автоматизации и высокой плотности размещения.

#### [q42] Какова производственная цепочка поверхностного монтажа? Каковы её этапы?

1. Нанесение паяльной пасты (Stencil printer): Через специальные трафареты на
   контактные площадки печатной платы наносится паяльная паста.
2. Установка компонентов (Placement machines): Роботы берут электронные
   компоненты (обычно с бобин) и физически приклеивают/ставят их на места с
   паяльной пастой.
3. Пайка оплавлением (Reflow oven): Платы отправляются в конвейерную печь, где
   при высокой температуре капельки припоя в пасте плавятся, и за счет
   поверхностного натяжения элементы идеально центрируются и припаиваются.
4. Обнаружение ошибок (Failure detection): Визуальный контроль или просвечивание
   рентгеном (особенно для BGA-чипов), чтобы убедиться в качестве пайки скрытых
   контактов.

#### [q43] Какова производственная цепочка кремниевого производства? Каковы особенности формирования цены изделия?

Производственная цепочка: получение и очистка кремниевого песка → выращивание
монокристалла (буля) → распиловка на тонкие подложки (wafer) → фотолитография:
нанесение фоторезиста, экспонирование через фотошаблоны (степперы, EUV),
удаление лишнего — повторяется слой за слоем → создание соединений
(interconnect) между транзисторами → распиловка вафера на отдельные кристаллы →
корпусирование (соединение кристалла с контактами тончайшими проводниками,
закрытие в корпус).

Формирование цены (эффект масштаба): подготовка производства (маски,
фотошаблоны) стоит миллионы долларов — это фиксированная цена. Если произвести 1
чип — он стоит миллионы. Если миллион чипов — стоимость маски размазывается и
один чип стоит единицы долларов. Для удешевления опытных партий площадь вафера
можно делить между дизайнами разных заказчиков.

#### [q44] Какие трудности связаны с аппаратным обеспечением на этапах производства и эксплуатации?

На этапе производства: сложная логистика поставок, физические склады, узкие
специалисты, длинная цепочка. Каждый экземпляр требует физического тестирования,
упаковки, дистрибуции и бюджета на гарантийный ремонт.

На этапе эксплуатации: физическое старение (высыхание конденсаторов, "оловянные
усы" — нитевидные кристаллы олова, вызывающие КЗ), необходимость физического
доступа для ремонта (сложно для космических аппаратов, РИТЭГов), внесение патчей
в аппаратуру стоит дорого или невозможно без замены. Однако сложность изменений
— иногда плюс: стимулирует культуру тщательной верификации.

#### [q45] Какие подходы к решению проблемы "устаревающей аппаратуры" существуют с точки зрения аппаратуры и ПО?

Стареющая аппаратура деградирует, а старая элементная база снимается с
производства. Решения:

Запасы — дорогое хранение конечного запаса компонентов. Перепроектирование —
разработка устройства заново на новой элементной базе. Модульная имитация
(аппаратный уровень) — современное устройство (SSD) "притворяется" старым
(магнитная лента), чтобы старое ПО работало без изменений. Виртуализация
(программный уровень) — программная модель старого устройства на современном
оборудовании (эмуляторы приставок, микропроцессоров).

#### [q46] Что такое концепция 2-этапного производства? Какие существуют варианты этапа "конфигурирования" для разных уровней организации вычислений?

Концепция: на 1-м этапе массово производится универсальная платформа (дёшево за
счёт масштаба). На 2-м этапе — конфигурирование под конкретную задачу.

Варианты конфигурирования (снизу вверх): сборка и комплектация (джамперы, платы
расширения, картриджи), реконфигурация (FPGA, CGRA — логические связи
выстраиваются после производства чипа), программирование (CPU + софт). Пример:
BMW встраивает подогрев сидений во все авто (дешевле на конвейере), а функция
активируется по подписке.

#### [q47] Каково определение программной системы согласно OMG Essence? Каковы её части?

По стандарту OMG Essence, программная система — это система, состоящая из
Software, Hardware и Data, которая предоставляет основную ценность через
выполнение ПО. Части: Software — сами программы, Hardware — аппаратура (ПО не
может работать без вычислительного устройства), Data — данные, необходимые для
работы (встроенные скрипты, шрифты, конфиги, без которых программа не
запустится). Все три части неразрывны, но именно ПО определяет поведение.

#### [q48] Что такое программное и аппаратное обеспечение? Что означают понятия Hardware и Software? Сопоставьте их.

Hardware — электронные и механические части вычислительного устройства. "Hard"
значит тяжело, долго и дорого менять. Осязаемо (компьютеры, антенны, батареи).

Software — совокупность программ, инструкции на языке программирования.
Отчуждаемо и передаваемо. "Soft" значит легко и дёшево менять (хотя из-за
гибкости ПО может становиться невероятно сложным — "difficultware").

Сопоставление: граница условна и зависит от уровня. ОС Minix внутри Intel CPU —
для программиста это HW, хотя это ПО. FPGA — физически аппаратура, но
классифицируется как ПО, так как программируется.

#### [q49] Какие возможности открывает программное обеспечение (цикл разработки, гибкость, контроль, и т.д.)?

Быстрый цикл разработки (изменения "на лету"), лёгкая замена у пользователя
(обновления, веб-сервисы), использование пользователей как бета-тестеров,
удалённое обновление (в т.ч. без согласия — закрытие уязвимостей), сервисная
модель как вершина владения системой, автоматизация создания и внедрения
(CI/CD). Следствие: программы достигают высочайшей сложности, управляемой через
ветвления версий (Gitflow).

#### [q50] Чем отличается типовое проектирование Hardware/Software от совместного (CoDesign) проектирования Hardware/Software? Каковы их достоинства и недостатки?

Типовое: разработка HW и SW последовательно (сначала железо, потом софт).
Недостатки: шаблонность, высокие интеграционные риски, растянутые сроки.

CoDesign: HW и SW разрабатываются параллельно на ранних этапах. Сначала
создаются общие интерфейсы (ISA) и симуляторы, программисты пишут ПО для
моделей, аппаратчики корректируют требования до выпуска кристалла. Достоинства:
снижение рисков, "сплющивание" сроков, экономия на коммуникациях.

#### [q51] Что такое "Модель вычислений"? В чём назначение моделей вычислений? Приведите примеры.

Модель вычислений (MoC) — формальный минималистичный язык для описания
процессов, программ или структур. Определяет возможные состояния, их
последовательность и правила переходов. Назначение: формальное доказательство
свойств алгоритмов, дизайн языков программирования, ограничение сложности.
Примеры: конечные автоматы, машина Тьюринга (последовательные),
лямбда-исчисление (функциональные), сети Кана, акторная модель (параллельные).

#### [q52] Что такое последовательные модели вычислений? Приведите примеры. Как в них представляется вычислительный процесс?

Вычислительный процесс представляется как последовательность переходов из одного
состояния в другое. Примеры: конечные автоматы (явные переходы между заданными
состояниями), автоматы с магазинной памятью (КА + стек), машина Тьюринга, Random
Access Machine (машина фон Неймана).

#### [q53] Что такое машина Тьюринга и почему она важна для теории вычислений?

Последовательная модель вычислений: неограниченная двусторонняя лента (память) +
управляющее устройство (головка записи-чтения), перемещающееся влево/вправо и
меняющее состояния. Важность: полнота по Тьюрингу — позволяет реализовать любой
известный алгоритм. Фундаментальная "проблема остановки" — невозможно в общем
случае доказать, завершится ли алгоритм. Демонстрирует разделение логики и
данных.

#### [q54] Что такое Random Access Machine? Каково её устройство и место сегодня? Какова её связь с машиной Тьюринга?

RAM — логическое развитие машины Тьюринга, где бесконечная лента заменена на
адресуемую память. Устройство: память программ, счётчик инструкций (PC),
вычислитель, который читает инструкцию и меняет данные в регистрах. Место
сегодня: описывает устройство любого современного фон-неймановского процессора.

#### [q55] Что такое функциональные модели вычислений? Приведите примеры. Как в них представляется вычислительный процесс?

Вычислительный процесс — математический объект: совокупность символов + правила
преобразований (редукции/подстановки). Программа и данные полностью смешаны и
неразличимы. Примеры: школьная арифметика, лямбда-исчисление, Combinatory logic,
язык Рефал.

#### [q56] Что такое параллельные модели вычислений? Приведите примеры. Как в них представляется вычислительный процесс?

Процесс представляется как система из нескольких одновременно работающих и
взаимодействующих процессов. Примеры: Kahn process networks (каналы, как в Go),
Actor model (почтовые ящики, Erlang/Akka), Discrete Event (моменты времени,
симуляция схем), Multi-Thread (общая память), Synchronous Data Flow (токены на
входах/выходах).

#### [q57] Что такое Model-Driven Engineering (MDE)? Чем цепочка трансформации в MDE отличается от языков высокого уровня? Приведите примеры.

MDE — разработка через моделирование предметной области вместо классического
кода. Программисту дают не ЯВУ, а предметно-ориентированный язык (DSL).
Создаётся независимая модель, из которой трансформациями генерируется целевой
платформо-зависимый код. Это ограничивает сложность и позволяет
бизнес-заказчикам читать логику. Примеры: xtUML (исполняемые диаграммы),
BDD/Cucumber (текстовые сценарии), Lingua Franca, LabVIEW, язык "Дракон"
(Буран).

#### [q58] Что такое универсальный процессор? Каковы его особенности и свойства?

Процессор, позволяющий решать широкий круг задач, настройка на задачу — после
производства. Свойства: 2-этапное производство (HW отдельно, SW потом), полнота
по Тьюрингу, изменяемость ПО. Особенности: универсальность не требует полноты по
Тьюрингу, теоретическая универсальность ≠ практическая (Brainfuck),
универсальность всегда противоречит эффективности.

#### [q59] В чём заключается противоречие между универсальностью и эффективностью в разных видах процессоров (СБИС, FPGA, CGRA, GPU, DSP, CPU)?

Чем универсальнее процессор (CPU) — тем ниже энергоэффективность (MOPS/mW).
Специализированные решения (ASIC/СБИС) — максимальная эффективность, но нулевая
гибкость. FPGA, CGRA, GPU, DSP — между этими крайностями. Причина: в CPU
огромная часть транзисторов уходит на инфраструктуру универсальности (декодер,
кэш, предсказатель, OoO), а в ASIC каждый транзистор работает на целевую задачу.

#### [q60] Как соотносятся вычислительные платформы и языки описания вычислительного процесса? Как это связано с эффективностью и областью применения?

Вычислительная платформа (по определению из лекций) состоит из четырёх ключевых
элементов: **Languages** (язык описания вычислительного процесса), **Types**
(базовые типы данных), **Instances** (базовые операции/сущности, заложенные в
структуру платформы) и **Patterns** (паттерны — принципы и практики
использования языка, типов и инстансов для решения задач).

Язык описания напрямую проецируется на возможности платформы: для CPU это C/Rust
(компилируется в машкод), для FPGA — Verilog/VHDL, для GPU — CUDA/OpenCL. Нельзя
написать Verilog-программу для CPU — язык и платформа жёстко связаны.

Связь с эффективностью описывается через концепцию **Platform-based design** и
**MDE**: существует пространство прикладных задач (Application space) и
пространство аппаратных решений (Architectural space). Чем специализированнее
платформа, тем уже класс задач, но тем эффективнее она их решает. В ASIC каждый
транзистор работает на задачу, в CPU — значительная часть площади уходит на
инфраструктуру универсальности (декодеры, планировщики, кэши). Спектр: ASIC →
FPGA → CGRA → GPU → DSP → CPU — от максимальной эффективности к максимальной
универсальности.

#### [q61] Что такое архитектура и микроархитектура процессора? В чём различие между ними?

Архитектура (ISA) — интерфейс/контракт, то что видит программист: система
команд, регистры, модель памяти, механизмы прерываний. Микроархитектура —
физическое соединение элементов (ALU, регистры, шины, автоматы) для выполнения
команд ISA. Различие: одна ISA (например x86) может иметь множество
микроархитектур с разной ценой и производительностью, выполняющих одни и те же
программы.

#### [q62] Что такое система команд и какова её роль в архитектуре процессоров? Что определяет система команд?

ISA — абстрактная модель процессора, интерфейс между ПО и HW. Определяет: типы
данных, модель памяти, адресацию, набор инструкций, прерывания/исключения,
методы I/O. НЕ определяет: энергопотребление, задержки — это свойства
микроархитектуры.

#### [q63] Что такое машина фон Неймана? Какова её связь с машиной Тьюринга? Каковы её ключевые принципы?

Развитие машины Тьюринга: бесконечная лента → RAM. Принципы: двоичное
кодирование, программное управление (последовательное выполнение), однородность
памяти (код = данные), адресация ячеек (Random-Access Memory), условный переход.

#### [q64] Что такое микропроцессор и микроконтроллер? В чём их отличия?

Микропроцессор (CPU) — "числодробилка", работает с внешней памятью и I/O.
Микроконтроллер — самодостаточная микросхема: CPU + встроенная память (ОЗУ,
ПЗУ) + периферия (GPIO, UART, SPI, таймеры).

#### [q65] Что такое Control Unit и Data Path? Назначение и принципы взаимодействия?

Control Unit — мозг процессора (конечный автомат), декодирует инструкции в
управляющие сигналы. Data Path — машинерия (ALU, регистры, шины), по которым
перемещаются и обрабатываются данные. Взаимодействие: CU читает инструкции и
отправляет управляющие сигналы в DP (что сложить, куда положить). DP выполняет и
возвращает в CU статусные флаги (zero, overflow), на основе которых CU меняет
ход выполнения.

#### [q66] Какие виды инструкций существуют в машине фон Неймана? Приведите примеры. Каковы принципы кодирования?

Виды: работа с памятью (MOV CX, [0500]), арифметико-логические (MUL CX, ADD),
управляющие переходы (LOOP 040A, JMP), инструкции сопроцессоров. Кодирование:
инструкция кодируется в машинном слове, разбивается на зоны — код операции
(opcode), номера регистров, непосредственное значение (immediate).

#### [q67] Каковы особенности принстонской архитектуры? Каковы её достоинства и недостатки? Какова область применения?

Она же фон-неймановская. Общая память для команд и данных, доступ по единому
каналу. Достоинства: процессор самодостаточен (можно генерировать и выполнять
код), простота. Недостатки: "узкое место" (доступ к данным и инструкциям по
очереди), проблемы безопасности (данные могут быть выполнены как код).
Применение: информационные системы общего назначения.

#### [q68] Каковы особенности гарвардской архитектуры? Каковы её достоинства и недостатки? Какова область применения?

Память инструкций и данных физически разделены. Достоинства: параллельный
доступ, разная ширина слова, изоляция (безопасность). Недостатки: дороговизна,
сложность запуска скомпилированного кода (данные нельзя просто выполнить),
проблемы с указателями на функции. Применение: встроенные/управляющие системы
(ПЛК, МК).

#### [q69] Как организовано адресное пространство в гарвардской и принстонской архитектурах?

Принстонская: единое однородное адресное пространство. Гарвардская:
изолированные пространства — отдельное для команд, отдельное для данных.

#### [q70] Какие существуют варианты обхода ограничений гарвардской архитектуры, включая "Модифицированную гарвардскую архитектуру"?

Instruction-memory-as-data (чтение/запись в память программ для генерации кода).
Data-memory-as-instruction (параллельный доступ при этом ограничен).
Модифицированная гарвардская (mainstream): внешне единая память, но внутри
процессора два независимых кэша (L1i + L1d) — скорость гарвардской архитектуры
при удобстве фон-неймановской.

#### [q71] Что такое "аккумуляторная система команд"? Каковы основные элементы? Приведите примеры. Каковы достоинства и недостатки?

Все вычисления через один жёстко заданный регистр (Accumulator). Команды
содержат один операнд (память), второй — всегда ACC. Пример: Load A, Add B (ACC
+= B), Store Y. Достоинства: очень короткие инструкции, простейший дизайн.
Недостатки: много лишних Load/Store для тасования промежуточных данных.

#### [q72] Что такое Register-to-Memory системы команд? Каковы основные элементы? Приведите примеры. Каковы их достоинства и недостатки?

ALU берёт один операнд из регистра, другой из памяти. Пример: add R1 <- R1 + B.
Достоинства: мало инструкций в коде, плотное кодирование. Недостатки: результат
затирает операнд, длина инструкций плавает, трудно конвейеризировать.

#### [q73] Что такое Register-to-Register системы команд? Каковы основные элементы? Приведите примеры. Каковы их достоинства и недостатки?

Load-Store архитектура. ALU работает только между регистрами, память — только
через Load/Store. Пример: load R1 <- A, load R2 <- X, mul R4 <- R1 \* R2.
Достоинства: фиксированная длина инструкций, легко конвейеризировать.
Недостатки: большой объём кода, длинное кодирование (3 адреса регистров).

#### [q74] Что такое Memory-to-Memory системы команд? Каковы основные элементы? Приведите примеры. Каковы их достоинства и недостатки?

ALU берёт все операнды из памяти и пишет результат туда же. Пример: lfn Y <-
A \* B + C. Достоинства: минимум инструкций в программе. Недостатки:
колоссальная нагрузка на память, сильные вариации длины инструкций, сложная
аппаратура.

#### [q75] Что такое стековые системы команд? Каковы основные элементы? Что такое неявная адресация аргументов? Каковы их достоинства и недостатки?

Архитектура на основе стека (LIFO). Основной элемент — Top of Stack. Неявная
адресация: в команде add нет операндов — процессор неявно берёт два значения с
верхушки стека и кладёт результат туда же. Достоинства: предельно короткие
инструкции, быстрое переключение контекста. Недостатки: медленный произвольный
доступ в глубину стека.

#### [q76] Какие виды стеков есть в стековых процессорах? Их количества?

Обычно 1-2 стека: стек данных (заменяет регистры, все вычисления через верхушку)
и стек вызовов/возвратов (хранит адреса возврата для подпрограмм). Разделение
позволяет не смешивать данные с адресами возврата.

#### [q77] Каковы основные принципы описания алгоритмов для стековых процессоров? Что такое Forth и High-level language computer?

Алгоритмы описываются в обратной польской нотации (A B \*). Forth — императивный
язык на этом синтаксисе, расширяемый (можно задавать новые команды), позволяет
исследовать и менять структуру программы в runtime. High-level language computer
— так назвали стековые машины за то, что возможности ЯВУ (рекурсия, передача
параметров) обеспечиваются аппаратно самой архитектурой.

#### [q78] Что такое CISC процессоры? Каковы их ключевые особенности, достоинства и недостатки?

CISC (Complex Instruction Set Computer) — архитектура, где одна инструкция может
запускать серию сложных многошаговых операций (чтение из памяти + арифметика +
запись обратно в память за одну команду).

**Особенности:** операнды могут быть смешанными (от 1 до 3, включая работу с
памятью), длина инструкций переменная (от 1 до 15+ байт), наличие специальных
регистров (например, CX как счётчик цикла в x86). Доступ к памяти возможен прямо
во время арифметических операций.

**Достоинства:** высокая плотность кода (минимальный объём программ в байтах),
удобство программирования на ассемблере вручную (создавалась в эпоху до
компиляторов), одна инструкция может выразить сложное действие.

**Недостатки:** чрезмерно сложная аппаратура (особенно Control Unit), сложный
анализ и декодирование команд из-за переменной длины, тяжело конвейеризировать,
компиляторы языков высокого уровня не используют все возможности ISA (как и люди
— реально применяется лишь ~20% инструкций).

#### [q79] Какие виды адресации аргументов инструкции в CISC процессорах?

CISC поддерживает множество режимов адресации аргументов:

- **Подразумеваемая (Implied):** операнд задан самой инструкцией (например, PUSH
  всегда работает со стеком).
- **Укороченная (Short):** компактное кодирование часто используемых регистров.
- **Непосредственная (Immediate):** значение «захардкожено» прямо в инструкции.
- **Прямая (Direct):** адрес ячейки памяти указан явно.
- **Косвенная (Indirect):** адрес лежит в регистре/ячейке, на которую ссылается
  инструкция (указатель на указатель).
- **Относительная (Relative):** адрес = PC + смещение (для переходов).
- **Стековая:** операнд берётся/кладётся на вершину стека.
- **Автоинкрементная/автодекрементная:** после чтения адрес автоматически
  увеличивается/уменьшается (для обхода массивов).

#### [q80] В каких случаях CISC инструкции эффективны? Приведите примеры.

CISC-инструкции эффективны, когда позволяют аппаратно заменить сложную
последовательность действий одной-двумя командами, сокращая количество выборок
из памяти инструкций (что критично при Memory Wall).

Примеры:

- **LOOP 040A (x86):** за один такт декрементирует регистр CX, проверяет его на
  ноль и совершает условный переход. Без CISC это 3 отдельные инструкции.
- **ADD #01 <- 34 + #03:** совмещает сложение констант и запись результата.
- **REP MOVSB:** копирование блока памяти одной инструкцией с повтором.

#### [q81] В чём выражается комплексность систем команд CISC?

Комплексность CISC выражается в том, что действия инструкций имеют «произвольную
сложность и длину». Одна инструкция может комбинировать разные режимы адресации
(прямой + косвенный), действия над памятью и арифметику. Для исполнения таких
инструкций процессору требуется запускать внутренние микропрограммы
(последовательности микроинструкций), что делает Control Unit очень сложным.

Пример: инструкция x86 может одновременно прочитать значение из памяти по
косвенному адресу, прибавить к нему регистр, и записать результат обратно — всё
за одну машинную команду.

#### [q82] Какие существуют подходы к реализации Control Unit? Достоинства и недостатки Hardwired и микропрограммного управления?

Два основных подхода:

**1. Hardwired (Аппаратный/Жёсткий):** Control Unit реализуется комбинационными
схемами (декодерами). Достоинства: максимальная скорость декодирования.
Недостатки: невозможно реализовать очень сложную логику CISC (схема разрастается
экспоненциально), трудно модифицировать после производства.

**2. Microcoded (Микропрограммный):** CU интерпретирует машинный код, исполняя
внутреннюю «программу» (микрокод) для управления железом. Достоинства: простота
реализации сколь угодно сложных CISC-команд, возможность обновления
(микропатчи). Недостатки: требует хранения микрокода (ПЗУ внутри CPU, занимает
площадь кристалла), медленнее hardwired, вносит проблемы программной отладки в
«железо».

#### [q83] Что такое микропрограммное управление? Что такое микроинструкция? В чём отличия инструкций и микроинструкций?

Микропрограммное управление — способ реализации Control Unit, где каждая
инструкция ISA разбивается на серию микроинструкций.

**Микроинструкция** — набор управляющих сигналов процессора (нулей и единиц),
подаваемых на узлы Datapath (селекторы MUX, сигналы записи/чтения памяти и
регистров) ровно на один такт. По сути, микроинструкция — это внутренний
аппаратный сигнал, который физически переключает транзисторы для исполнения
одного шага.

**Отличие:** инструкция — это команда из машинного кода программы (то, что видит
программист). Микроинструкция — это один внутренний шаг её исполнения, невидимый
снаружи. Одна CISC-инструкция может порождать десятки микроинструкций.

#### [q84] Как можно оптимизировать инструкции при помощи микропрограммирования? Пример?

Микрокодирование позволяет генерацию (перепрошивку) ISA прямо под конкретную
задачу. Это даёт возможность ввести кастомные сложные инструкции, которые
сокращают объём программы и повышают эффективность — вместо десятка простых
команд вызывается одна специализированная.

В лекции приводится пример процессора «Самсон» — его микрокод можно было
перепрограммировать, адаптируя систему команд под вычислительную задачу. Это
фактически давало пользователю NISC-подобную гибкость при сохранении
ISA-совместимости.

#### [q85] Какие существуют подходы к поиску первой микроинструкции для заданной инструкции?

Два основных подхода:

**1. Алгоритмический:** сопоставление инструкции с условием и условный переход
внутри микропрограммы. По сути — ветвление в микрокоде по OpCode.

**2. Отображение OpCode на адрес:**

- **Прямое (Direct):** OpCode сам выступает как адрес начала микрокоманды в
  памяти микрокода. Например, OpCode 0101 = адрес 0x05. Быстро, но требует,
  чтобы микропрограммы были расположены по фиксированным адресам (что ведёт к
  потере памяти — «дырам» между программами разной длины).
- **Непрямое (Indirect):** использование look-up table (таблицы перекодировки).
  OpCode → таблица → реальный адрес микрокоманды. Гибче, но добавляет один шаг
  косвенности.

#### [q86] Что такое архитектура NISC? Каковы область её применения, достоинства и недостатки?

No Instruction Set Computing — компилятор генерирует управляющие слова
(микрокод) напрямую для Datapath, без ISA. Достоинства: максимальная
эффективность, нет декодера. Недостатки: невозможна бинарная совместимость,
низкая плотность кода. Применение: HLS, CGRA, специализированные ускорители.

#### [q87] Каковы источники роста производительности процессоров?

Основные источники роста производительности процессоров:

- **Рост тактовой частоты:** исторически главный драйвер, сейчас ограничен Power
  Wall и законом Деннарда.
- **Специализация ISA и аппаратуры:** затачивание системы команд и структуры под
  конкретные классы задач (DSP, GPU, TPU).
- **Параллелизм уровня бит:** увеличение ширины машинного слова (8→16→32→64).
- **Параллелизм уровня инструкций (ILP):** конвейеризация, суперскалярность,
  спекулятивное исполнение.
- **Параллелизм уровня задач:** многоядерность, многопоточность.
- **Адаптация структуры вычислителя под задачу:** реконфигурируемые архитектуры
  (FPGA, CGRA), гетерогенные SoC.
- **Динамическая адаптация:** подстройка процессора на лету под текущие функции
  (branch prediction, DVFS, turbo boost).

#### [q88] Какие законы и ограничения влияют на производительность современных процессоров?

На производительность современных процессоров влияют фундаментальные законы и
ограничения:

- **Закон Мура:** количество транзисторов удваивается каждые ~2 года. Сейчас
  замедляется, рост транзисторов не даёт линейного роста производительности.
- **Закон Деннарда:** при уменьшении транзисторов плотность мощности остаётся
  постоянной. Перестал работать → Power Wall.
- **Закон Амдала:** максимальное ускорение при распараллеливании ограничено
  последовательной частью программы.
- **Power Wall:** невозможность отводить тепло → ограничение тактовой частоты,
  тёмный кремний.
- **Memory Wall:** разрыв между скоростью CPU и памяти → процессор простаивает в
  ожидании данных.

#### [q89] Что представляют собой закон Мура и закон Деннарда?

**Закон Мура:** эмпирическое наблюдение (1965), согласно которому количество
транзисторов на кристалле удваивается примерно каждые два года. Долгое время это
означало пропорциональный рост производительности, но сейчас закон замедляется:
транзисторы продолжают уменьшаться, но выигрыш в производительности нелинеен.

**Закон Деннарда (Dennard scaling, 1974):** при уменьшении размеров транзистора
ток и напряжение масштабируются пропорционально длине затвора, поэтому плотность
мощности остаётся постоянной. Это позволяло повышать частоту без перегрева.
Закон перестал работать около 2006 года: при масштабах <65 нм токи утечки стали
доминировать, напряжение перестало снижаться → мощность начала расти, что
привело к **Power Wall** и концу гонки тактовых частот.

#### [q90] Что представляет собой закон Амдала? На каком уровне параллелизма он работает?

Закон Амдала — фундаментальное ограничение на распараллеливание. Работает на
уровне параллелизма задач/инструкций.

Формула: Speedup = 1 / (S + (1-S)/N), где S — доля последовательной части, N —
количество ядер. Даже при бесконечном числе ядер ускорение ≤ 1/S.

Пример: если 10% программы последовательны (S=0.1), то максимальное ускорение =
10×, сколько ядер ни добавляй. При 50% последовательного кода — максимум 2×.

Следствие: после определённого количества ядер добавление новых перестаёт давать
прирост. Это объясняет, почему в CPU ядер обычно 8-16 (а не 1000): для типичных
десктопных задач последовательная доля велика.

#### [q91] Что такое Power Wall и тёмный кремний (dark silicon)?

**Power Wall** — «энергетическая стена». При уменьшении чипа (по закону Мура) то
же количество энергии (тепла) должно рассеиваться с меньшей площади. После краха
Dennard scaling (~2006) повышение частоты стало невозможным без перегрева. Это
положило конец гонке тактовых частот (застыли на ~3-5 ГГц).

**Тёмный кремний (Dark Silicon)** — следствие Power Wall. Часть площади чипа
намеренно не используется (остаётся «тёмной» или отключается), чтобы отводить
тепло от активных вычислительных блоков. На современных чипах до 50-80% площади
может быть отключено в любой момент. Решение: специализированные блоки (GPU,
NPU, ISP), которые активируются по необходимости, — каждый эффективен для своей
задачи и выключен в остальное время.

#### [q92] Какие подходы существуют к решению проблемы Memory Wall в рамках процессоров семейства фон Неймана?

Проблема Memory Wall: скорость процессоров растёт гораздо быстрее скорости
оперативной памяти. CPU простаивает в ожидании данных (упирается в пропускную
способность единой шины памяти фон Неймана).

Решения в рамках фон-неймановской архитектуры:

- **Скрытая иерархия памяти (кэширование):** уровни быстрого кэша (L1/L2/L3) на
  базе SRAM между процессором и DRAM. Эксплуатируют принцип пространственной и
  временной локальности.
- **Модифицированная гарвардская архитектура на уровне L1:** кэш L1 разделяют на
  кэш инструкций (I-cache) и кэш данных (D-cache). Программист видит единое
  адресное пространство, но аппаратно CPU получает два независимых канала,
  устраняя структурные конфликты конвейера.
- **DMA (прямой доступ к памяти):** контроллер копирует данные из периферии в
  RAM, минуя CPU — освобождает процессор от простоя при медленном I/O.
- **Аппаратная многопоточность (Hyper-threading):** при кэш-промахе процессор
  «на лету» переключается на другой поток, у которого данные уже загружены.

#### [q93] Какие подходы существуют к решению проблемы Memory Wall в рамках ASIC и CGRA?

В отличие от CPU (временные/temporal вычисления), ASIC, FPGA и CGRA используют
**пространственные вычисления (spatial computing)**, что позволяет кардинально
иначе решать проблему доставки данных:

- **Прямое отображение графа потока данных (Dataflow) в аппаратуру:** алгоритм
  не читается как последовательность инструкций из памяти, а физически
  реализуется в виде цепочки вычислительных узлов. Данные передаются напрямую
  между функциональными блоками (по конвейеру) без сохранения промежуточных
  результатов в медленную RAM.
- **Систолические массивы (Systolic arrays):** матрица простых элементов
  (например, TPU от Google), через которую данные «прокачиваются» тактами как
  волна. Огромная пропускная способность для матричных вычислений (GEMM).
- **Распределённая память (Distributed memory):** отказ от единого большого
  Shared Memory. Вычислительная матрица делится на множество узлов, каждому —
  своя локальная память. Обмен только с соседями (point-to-point), что убирает
  узкое горлышко единой шины.

#### [q94] Что такое RISC? Каковы особенности и предпосылки появления (ПО и аппаратура)?

RISC (Reduced Instruction Set Computer) — подход к проектированию процессоров,
где набор инструкций сокращён до часто используемых, с единым форматом
кодирования, что позволяет эффективно конвейеризировать исполнение.

**Предпосылки появления (1980-е):**

- Анализ показал, что сложные CISC-операции встречались крайне редко (~80%
  времени исполнялось ~20% простых инструкций). Их легко заменить группами
  простых команд.
- Появились компиляторы ЯВУ — отпала нужда писать ассемблер вручную, и удобство
  ISA для человека перестало быть приоритетом.
- Единый размер инструкций (32 бита) радикально упростил декодер.
- Место на кристалле, освободившееся от памяти микрокоманд, отдали под кэш и
  большой регистровый файл (32+ одинаковых регистров).

Примеры: ARM, RISC-V, MIPS, SPARC.

#### [q95] Как сравниваются CISC и RISC с точки зрения архитектуры?

Сравнение с точки зрения архитектуры (ISA):

| Характеристика   | CISC                                  | RISC                                 |
| ---------------- | ------------------------------------- | ------------------------------------ |
| Операнды         | 1-3, смешанные (регистры + память)    | 2-3, строго регистры                 |
| Длина инструкции | Переменная (1-15+ байт)               | Фиксированная (32 бита)              |
| Доступ к памяти  | Прямо в арифметической инструкции     | Только Load/Store                    |
| Конвейеризация   | Сложная (разное время исполнения)     | Простая (одинаковые стадии)          |
| Аппаратура       | Сложная (большой декодер + микрокод)  | Простая (hardwired CU)               |
| Компилятор       | Проще (ISA ближе к ЯВУ)               | Сложнее (оптимизация на компиляторе) |
| Плотность кода   | Высокая (одна команда = много работы) | Низкая (больше инструкций)           |

#### [q96] Как сравниваются CISC и RISC с точки зрения микро-архитектуры?

Сравнение с точки зрения микроархитектуры:

**Устройство управления (Control Unit):**

- **CISC:** микропрограммное управление. Инструкции разбиваются на
  микроинструкции, хранящиеся в Microcode ROM. Декодер занимает огромную площадь
  кристалла и потребляет много энергии.
- **RISC:** аппаратное управление (Hardwired). Декодер максимально прост,
  реализован цифровой схемотехникой без микрокода.

**Конвейеризация (Pipelining):**

- **CISC:** тяжело конвейеризировать — инструкции выполняются за разное
  количество тактов и имеют разную длину.
- **RISC:** изначально спроектирован под глубокий конвейер. 5 стадий (Fetch,
  Decode, Execute, Memory, Write Back), каждая инструкция — 1 такт (в среднем).

**Площадь кристалла:**

- **CISC:** большая часть уходит на сложный декодер и ROM микрокода. Регистров
  мало (4-8-16 GPR).
- **RISC:** сэкономленное место отдаётся под большой регистровый файл (32+ GPR)
  и объёмный кэш.

**Взаимодействие с памятью:**

- **CISC:** Register-to-Memory или Memory-to-Memory (АЛУ берёт данные из RAM).
- **RISC:** Register-to-Register (Load/Store). АЛУ работает только с регистрами.

#### [q97] Каковы особенности кодирования инструкций при сравнении CISC и RISC?

**CISC (Complex Instruction Set Computer):**

- **Переменная длина инструкций:** от 1 до 15+ байт в зависимости от количества
  операндов и сложности адресации.
- **Высокая плотность кода:** одной инструкцией кодируется сложное действие
  (чтение из памяти + арифметика + запись). Программа в байтах получается очень
  компактной.
- **Сложность декодирования:** процессору трудно заранее понять, где
  заканчивается одна инструкция и начинается следующая → затрудняет параллельную
  выборку.

**RISC (Reduced Instruction Set Computer):**

- **Фиксированная длина инструкций:** каждая инструкция ровно 32 бита.
- **Низкая плотность кода:** для того же действия нужно 3-4 простых инструкции
  (load + load + add + store). Программа занимает больше памяти.
- **Проблема 32-бит констант:** невозможно одной инструкцией загрузить 32-битную
  константу (часть битов уходит на опкод). Нужно 2 инструкции (LUI + ADDI в
  RISC-V, MOVW + MOVT в ARM).
- **Простота декодирования:** процессор всегда знает, что каждые 32 бита = новая
  команда → идеально для конвейерной выборки.

#### [q98] Каковы принципы конвейерного исполнения инструкций? Как это влияет на загрузку и производительность?

Обработка инструкции разбивается на несколько этапов (стадий). Эти этапы
выполняются параллельно для разных команд — принцип конвейера Генри Форда. Один
такт процессора = одна стадия. Сегменты связаны конвейерными регистрами,
управляются общим тактовым сигналом.

**Влияние на производительность:** throughput сильно повышается — в идеале за
каждый такт завершается одна инструкция (при N стадиях — до N инструкций
одновременно «в полёте»). Утилизация ресурсов растёт: вместо простоя ALU во
время fetch, каждый блок занят на каждом такте.

**Ограничения:** латентность отдельной команды НЕ уменьшается (даже чуть растёт
из-за накладных расходов на конвейерные регистры). Появляются **конфликты**
(hazards): структурные (два этапа хотят одно и то же), по данным (результат ещё
не готов, а следующая команда его ждёт), по управлению (ветвление — непонятно,
что fetch'ить). Конфликты снижают реальный IPC ниже идеального.

#### [q99] Каковы типовые стадии RISC процессора?

Конвейер RISC разбит на 5 стадий, каждая рассчитана на один такт, все работают
параллельно над разными инструкциями:

1. IF (Instruction Fetch) — чтение инструкции из памяти по PC, инкремент PC.
2. ID (Instruction Decode) — декодирование полей, чтение операндов из
   регистрового файла.
3. EX (Execute) — ALU: арифметика, логика, вычисление адреса для Load/Store,
   сравнение для ветвления.
4. MEM (Memory Access) — обращение к памяти данных для Load/Store. Для остальных
   — данные проходят насквозь.
5. WB (Write Back) — результат записывается в регистровый файл. Почему именно
   так: в RISC инструкции единообразные (фиксированная длина, Load/Store),
   получается разрезать на равные стадии. В CISC это не работает — нужен
   микрокод.

#### [q100] Какие проблемы и архитектурные ограничения связаны с конвейеризацией?

Конвейер работает идеально только когда инструкции независимы. На практике они
зависят, возникают конфликты (hazards):

Структурные — две стадии одновременно хотят один ресурс (IF и MEM стучатся в
одну память). По данным — инструкция нуждается в результате предыдущей: RAW
(Read After Write, самый частый), WAR, WAW. По управлению — условный переход:
процессор не знает куда идти, пока не вычислит условие, а в конвейер уже
загружены инструкции из неизвестно какой ветки.

Дополнительно: не все операции за 1 такт (деление — 10+), побочные эффекты
спекулятивного исполнения → уязвимости Meltdown, Spectre.

#### [q101] Как разрешаются структурные конфликты в конвейере?

Структурный конфликт — нехватка ресурсов (одновременный доступ к одной памяти за
инструкцией и за данными). Решения: гарвардская архитектура (раздельная память /
раздельный L1 кэш), двухпортовая память, пузырёк (stall — приостановка конвейера
на такт).

#### [q102] Как разрешаются конфликты по данным в конвейере?

Конфликт по данным — инструкция нуждается в результате предыдущей, ещё не
дошедшей до WB. Решения: пузырёк (ждём), проброс операндов (forwarding —
результат с EX/MEM перенаправляется на вход EX следующей инструкции, минуя WB),
переименование регистров (устраняет ложные зависимости WAR/WAW), Out-of-order
execution (переупорядочиваем независимые инструкции).

#### [q103] Как происходит разрешение конфликтов при помощи пузырька в конвейере?

При обнаружении конфликта аппаратура вставляет NOP ("пузырёк") — стадия такт
простаивает. Зависимая инструкция задерживается пока данные не станут доступны.
Реализация простая, но каждый пузырёк — потерянный такт.

#### [q104] Как происходит разрешение конфликтов при помощи проброса операндов в конвейере?

Результат со стадии EX (или MEM) аппаратно передаётся по специальному пути на
вход EX следующей инструкции, минуя запись в регистровый файл (WB). Экономит
такты без простоя.

#### [q105] Какие существуют способы разрешения конфликтов по управлению во время компиляции?

Loop Unrolling (разворачивание циклов — вместо 100 итераций с переходом, 25
итераций по 4 операции, меньше проверок). Замена if на cmov (условное
перемещение данных — оба значения вычисляются, нужное условно перемещается,
переход не происходит, конвейер не сбрасывается).

#### [q106] Какие существуют способы разрешения конфликтов по управлению во время исполнения?

Пузырьки (stall — ждём вычисления условия), сброс конвейера (pipeline flush —
при неверном предсказании все частично выполненные инструкции уничтожаются),
предсказатели переходов (branch prediction — угадываем направление и
спекулятивно исполняем).

#### [q107] Какие существуют способы предотвращения конфликтов по управлению через branch prediction? Что такое статические предсказатели переходов?

Статические — без сбора статистики, на основе типа инструкции. Эвристика:
переход вперёд скорее НЕ произойдёт (обычный if), назад — произойдёт (цикл, 90%
итераций). Точность ~60-70%. Динамические — используют историю переходов в
runtime.

#### [q108] Что представляют собой динамические предсказатели переходов в конвейере?

Используют историю переходов программы в runtime. Хранят адрес перехода +
предсказанный адрес. 2-битный автомат (strongly/weakly taken/not taken) — нужно
два промаха подряд чтобы сменить предсказание. Многоуровневые
(Correlation-Based) запоминают паттерны ветвления (например, цикл на 3 итерации:
1110 1110).

#### [q109] Как влияют различные виды конфликтов на производительность конвейера?

Структурные: пузырьки (простой). По данным: пузырьки, смягчаются forwarding/OoO.
По управлению: самые тяжёлые — pipeline flush при неверном предсказании (10-20+
тактов впустую, энергия в тепло). Конфликты снижают IPC (instructions per cycle)
и впустую тратят энергию.

#### [q110] Как связаны конвейерное исполнение и спекулятивное исполнение инструкций?

Спекулятивное — прямое следствие конвейера: предсказываем ветку, исполняем
наперёд. Если неверно — flush. Побочные эффекты (загруженные строки кэша)
остаются и порождают уязвимости Meltdown, Spectre (атакующий через тайминг кэша
узнаёт данные из спекулятивно загруженных строк).

#### [q111] Шаги типового взаимодействия с устройством I/O? Интерфейс для процессора?

- Интерфейс - набор регистров, доступных через PMIO/MMIO. Статусный, данных,
  управления.
- Взаимодействие: цпу записывает команду в рег. управления, у-во выполняет
  операцию, по завершению выставляет ready в статусный рег., цпу узнаёт через
  опрос или прерывание о готовности, читает рег. данных, опционально проверяет
  статус на ошибки, повторяет или завершает.

#### [q112] Как реализуется I/O в Port Mapped IO?

- **Кратко**: ISA содержит выделенный класс инструкций для работы с у-вами PMIO.
  Адресное пространство устройств i/o **отделено** от адресного пространства
  памяти. Каждому у-ву i/o назначается свой порт. Т.е. адрес 0x6 в памяти и порт
  0x6 - это два разных места.

На шине цпу при выполнении этих команд выставляется отдельный сигнал, который
говорит чипсету что это обращение не к памяти а к устройству.

Для доступа к i/o у-вам используются спец. команды процессора, которых нет в
обычной работе с памятью. В x86 это in/out. В arm/riscv — только mmio.

#### [q113] Как реализуется I/O в Memory Mapped IO?

- **Кратко**: для MMIO не нужны отдельные инструкции, работаем как с памятью.
  Регистры у-в отображены в общее адресное пространство. Используются LD/ST/MOV.
  Разница — на уровне адресного декодера, который маршрутизирует запрос к
  периферии или контроллеру памяти.

#### [q114] Как устроен MMIO с точки зрения устройства процессора?

Между цпу и отображёнными у-вами — адресный декодер (часть чипсета). Таблица
диапазонов адресов: к контроллерам памяти, DMA, периферии, usb/ethernet.

Важно: MMIO-регистры помечаются в MMU как uncacheable (иначе — устаревшее
значение). Запрещается reordering обращений (атрибуты MMU).

#### [q115] Программно-управляемый I/O без прерываний? Ограничения? Теорема Котельникова?

- **Кратко**: polling. Цпу периодически проверяет статусный регистр у-ва.
  Типовое применение: высокочастотные у-ва (NAPI — отключаем прерывания при
  потоке), детерминизм hard RT, короткое ожидание (SPI FIFO), загрузчик (u-boot
  — нет инфраструктуры прерываний).

Ограничения: цпу 100% занят, невозможно эффективно обслуживать несколько у-в.

Котельников: применяется нестрого (теорема про аналоговый сигнал, а у-ва часто
цифровые). Но аналогия работает: частота опроса ≥ 2f (max частота событий),
иначе потери.

#### [q116] Имитация параллелизма уровня задач для программно-управляемого I/O?

Каждое у-во — конечный автомат с состояниями. Неблокирующая функция проверяет
состояние и выполняет минимальное действие. Вызываем в цикле по очереди для
каждого у-ва → кооперативная многозадачность. Неблокирующая = сразу возвращает
управление (не sleep()).

#### [q117] Какие существуют уровни параллелизма: бит, инструкций и задач? Приведите примеры.

Параллелизм уровня бит — обработка нескольких бит одновременно за счёт ширины
шины и слова. Пример: 32-битный сумматор складывает все 32 бита за один проход,
а не последовательно бит за битом. Увеличение разрядности = больше данных за
операцию.

Параллелизм уровня инструкций (ILP) — несколько инструкций обрабатываются
одновременно внутри одного ядра. Пример: конвейер (стадии разных инструкций
работают параллельно), суперскалярность (несколько ALU исполняют разные
инструкции в одном такте).

Параллелизм уровня задач — несколько программ или потоков работают одновременно.
Пример: многоядерный процессор, каждое ядро выполняет свой поток. Или
вытесняющая многозадачность на одном ядре (по таймеру переключаемся между
задачами).

#### [q118] В чём разница между параллелизмом и конкурентностью (concurrency)?

Параллелизм (parallelism) — физическое одновременное выполнение нескольких
операций. Нужны несколько аппаратных исполнителей (ядра, ALU). Два ядра реально
одновременно считают два потока.

Конкурентность (concurrency) — логическая способность системы управлять
несколькими задачами, которые могут существовать одновременно, но не обязательно
выполняться в один и тот же момент. Одно ядро переключается между задачами по
таймеру — задачи "живут" одновременно, но физически исполняются по очереди.

Конкурентность — про структуру программы. Параллелизм — про исполнение.
Параллелизм требует конкурентности, но конкурентность не требует параллелизма.

#### [q119] В чём заключается проблема реализации параллелизма уровня задач в архитектуре фон Неймана?

Архитектура фон Неймана по определению — один поток команд, процессор
последовательно выполняет инструкции от PC до Halt. В ней нет встроенного
механизма для переключения между задачами — процессор не "знает" что задач может
быть несколько. Чтобы имитировать параллелизм задач, нужны надстройки: система
прерываний (аппаратное переключение по внешнему событию), таймер (для
вытесняющей многозадачности), и ОС/планировщик (софтверное управление
переключением). Без этого — один поток работы, остальные устройства ждут.

#### [q120] Каковы достоинства и недостатки кооперативной многозадачности?

Кооперативная многозадачность — задачи сами добровольно передают управление.

Достоинства: задача сама контролирует когда остановиться — точки остановки
известны, нет неожиданного прерывания посреди критической секции, значит нет
гонок данных. Реализация проще — не нужен аппаратный таймер вытеснения, не нужен
тяжёлый контекст-свич.

Недостатки: если одна задача зависла или работает слишком долго — все остальные
стоят и ждут, система "замёрзла". Медленный I/O (ожидание диска/сети) блокирует
весь поток. Сложная логика управления при вложенных callback-ах (callback hell).

#### [q121] Какие механизмы необходимы для реализации кооперативной многозадачности?

Кооперативная многозадачность — это когда задача сама добровольно отдаёт
процессор. Для этого нужны:

- механизм добровольной передачи управления (yield/await) — задача сама решает
  когда остановиться
- сохранение состояния задачи — при передаче управления нужно сохранить
  регистры, PC и указатель стека, чтобы потом вернуться ровно туда же
- планировщик (scheduler/dispatcher) — решает какой задаче отдать процессор
  следующей
- механизм возобновления — загрузка сохранённого контекста и продолжение с
  прерванного места
- изоляция задач — чтобы одна задача не затёрла данные другой (хотя бы на уровне
  стека)

#### [q122] Как взаимодействуют кооперативная многозадачность и система прерываний?

В чистом виде обходится без прерываний для переключения. Прерывания могут
использоваться для уведомления о завершении I/O (event-loop будит задачу).
Зелёные потоки (Erlang, Go) решают проблему долгой задачи на уровне VM.

#### [q123] Как реализуется кооперативная многозадачность на уровне приложения через Event-loop?

Event-loop — один поток, бесконечный цикл, очередь событий. Задача запускается,
работает до момента когда ей нужен I/O (сеть, диск), регистрирует callback
("когда данные придут — вызови эту функцию") и возвращает управление в loop.
Loop берёт следующее событие из очереди. Когда I/O завершается — ОС кладёт
событие в очередь, loop достаёт его и вызывает callback. Пример: Node.js — один
поток обслуживает тысячи соединений, потому что между I/O-операциями
переключается мгновенно.

#### [q124] Каковы достоинства и недостатки вытесняющей многозадачности?

Вытесняющая многозадачность — ОС принудительно забирает управление у задачи по
таймеру или по прерыванию, независимо от желания задачи.

Достоинства: ни одна задача не может заблокировать систему, ОС гарантирует
справедливое распределение времени. Разработчик пишет код как если бы задача
была единственной — ОС сама переключает. Интерактивность — пользователь всегда
получает отклик.

Недостатки: переключение может произойти в любой момент — отсюда гонки данных
(две задачи одновременно меняют общие данные, нужны мьютексы). Контекст-свич
тяжёлый (сохранить все регистры, переключить таблицы страниц). Непредсказуемость
— сложнее для real-time, так как момент вытеснения недетерминирован.

#### [q125] Какие механизмы необходимы для реализации вытесняющей многозадачности?

Те же механизмы что для кооперативной (сохранение/восстановление контекста,
планировщик, изоляция), плюс обязательные дополнения: аппаратный таймер,
генерирующий прерывание через фиксированный квант времени — это и есть механизм
вытеснения. Контроллер прерываний (NVIC/GIC/APIC) для обработки таймера и I/O.
Аппаратная защита памяти (MMU/MPU) для изоляции процессов — без неё одна задача
может затереть память другой при принудительном переключении.

#### [q126] В чём преимущество ввода-вывода с использованием системы прерываний?

При polling'е CPU 100% времени крутит цикл проверки статуса — не делает ничего
полезного. С прерываниями CPU занимается полезной работой (считает, обрабатывает
другие задачи), а устройство само дёргает аппаратную линию прерывания когда
готово. CPU переключается на обработчик (ISR), забирает данные и возвращается к
тому, что делал. Итого: CPU утилизирован полезной работой, а не ожиданием, что
критично для систем с несколькими устройствами или вычислительно нагруженных
задач.

#### [q127] Как по шагам происходит обработка прерывания?

Процессор выполняет основную программу. Устройство выставляет сигнал прерывания
на аппаратную линию. Процессор завершает текущую инструкцию (не прерывает
посередине). Аппаратно сохраняет на стек: PC (адрес следующей инструкции),
регистр флагов, иногда ещё регистры (зависит от архитектуры). По таблице
векторов прерываний находит адрес обработчика (ISR) для этого прерывания и
переходит на него. ISR выполняет обработку (читает данные с устройства,
обновляет флаги, будит задачу). ISR завершается инструкцией возврата (IRET на
x86, BX LR на ARM). Процессор восстанавливает PC и флаги со стека и продолжает
основную программу с прерванного места.

#### [q128] Почему появление системы прерываний приводит к автоматическому появлению параллелизма уровня задач? Охарактеризуйте его.

До прерываний процессор фон Неймана мог делать только одну вещь за раз — гнать
инструкции подряд. С появлением прерываний появляется минимум два "уровня"
задач: основной поток программы и обработчики прерываний. ISR может быть вызван
в любой момент, выполнить свою работу и вернуть управление — это уже
конкурентность (две задачи "сосуществуют" на одном процессоре). Если добавить
таймерное прерывание + сохранение/восстановление контекста нескольких задач —
получаем полноценную вытесняющую многозадачность. Таким образом, прерывания —
это минимальный аппаратный механизм из которого вырастает весь параллелизм
уровня задач.

#### [q129] Как классифицируются прерывания по источнику? Их отличительные особенности.

Аппаратные внешние (асинхронные) — от устройств вне процессора: таймер, нажатие
клавиши, приход пакета по сети, завершение DMA. Не связаны с текущей
инструкцией, приходят в непредсказуемый момент.

Аппаратные внутренние / исключения (синхронные) — возникают как прямое следствие
выполняемой инструкции: деление на ноль, обращение к несуществующей странице
памяти (page fault), нарушение прав доступа. Всегда воспроизводимы — повтори
инструкцию, получишь то же исключение.

Программные (software interrupt / trap) — специальная инструкция (INT на x86,
SVC на ARM), с помощью которой пользовательская программа вызывает функции ОС
(системные вызовы). Синхронные, преднамеренные.

#### [q130] Каковы задачи контроллера прерывания и какие виды прерываний бывают?

Контроллер прерываний (PIC, APIC, NVIC, GIC) — аппаратный блок между
устройствами и процессором. Задачи: принимать запросы от множества источников,
определять приоритет (если одновременно пришло несколько), маскировать
(отключать) отдельные прерывания когда нужно, ставить в очередь если процессор
занят обработкой, передавать процессору номер/вектор прерывания.

Виды: маскируемые (можно программно отключить — например запретить прерывания
UART на время критической секции) и немаскируемые (NMI — нельзя отключить,
используются для критических событий типа аппаратного сбоя). Относительные
(приоритет относительно других) и абсолютные (фиксированный приоритет).

#### [q131] Какие виды событий существуют в системе прерываний и как они обрабатываются?

По фронту (edge-triggered) — прерывание срабатывает при изменении уровня сигнала
(0→1 или 1→0). Одноразовое — один перепад = одно событие, даже если линия
остаётся активной.

По уровню (level-triggered) — прерывание активно пока сигнал удерживается на
определённом уровне. Требует явного сброса источником, иначе будет срабатывать
повторно.

По сообщению (MSI, Message Signaled Interrupt) — устройство посылает специальную
запись по шине данных (например PCI). Не нужна отдельная физическая линия
прерывания.

Doorbell — устройство пишет в специальный регистр-"звонок", уведомляя процессор.
Данные и уведомление разделены — процессор сам потом читает данные откуда нужно.

#### [q132] Что такое сторожевой таймер и каков принцип его работы?

Watchdog — это аппаратный обратный счётчик. Нормально работающая программа
обязана периодически сбрасывать его в начальное значение ("кормить собаку").
Если программа зависла или ушла в бесконечный цикл, она перестаёт сбрасывать
таймер, он досчитывает до нуля и генерирует аппаратный сигнал Reset — процессор
перезагружается. Это последняя линия обороны от зависаний во встраиваемых
системах, где нет человека рядом чтобы нажать Reset вручную.

#### [q133] Какие подходы существуют к решению проблемы изоляции регистров и инструкций в памяти при многозадачности?

Это может решаться на этапе компиляции (compile-time) или во время исполнения
(run-time).

- **Инструкции:** размещаются в разных областях памяти, а абсолютные адреса
  переходов корректируются при загрузке (relocation).
- **Регистры:** формируется соглашение о вызове процедур (calling convention) —
  какие регистры callee-saved, какие caller-saved. При переключении задач
  диспетчер ОС (или аппаратура) сохраняет весь набор регистров текущей задачи в
  память и загружает набор следующей (context switch).

#### [q134] Какие подходы существуют к решению проблемы изоляции данных в памяти (статика, куча, стек) при многозадачности?

Данные размещаются в разных областях памяти:

- **Статика (глобальные переменные):** размещение в разных областях памяти с
  корректировкой адресов на этапе линковки.
- **Стек (автоматическая память):** для каждой задачи оценивается потребность в
  памяти и выделяется отдельный диапазон с учётом возможной фрагментации.
- **Куча (динамическая память):** выделяется изолированный диапазон для каждой
  задачи.

Без аппаратной защиты (MPU/MMU) всё это опирается на «добросовестное
использование» программами своих областей — одна ошибка в указателе может
разрушить данные другой задачи.

#### [q135] Как банки памяти используются для расширения адресного пространства?

Если процессор имеет маленькую шину адреса (например, 8 бит = 256 адресов),
можно использовать дополнительные внешние контакты CPU как биты «выбора банка».
Дешифратор включает нужный банк (чип) памяти. Процессор переключает банки,
получая доступ к памяти большего объёма.

Пример: добавив 2 бита выбора банка к 8-битному адресу, мы получаем 4 банка
памяти. Итого 10-битное эффективное адресное пространство (1024 адреса вместо
256). Переключение банков — программное (запись в порт), что медленно, но
позволяло расширять память на дешёвых 8-битных CPU.

#### [q136] Как банки памяти используются для расширения машинного слова?

Два чипа памяти ставятся параллельно. Младший бит адреса (0 или 1) становится
селектором выбора конкретного чипа: чётные адреса идут в один чип, нечётные — в
другой. Это позволяет процессору за одно обращение читать данные «в два раза
шире», например, превращая 8-битную память в 16-битную систему (старший байт с
первого чипа, младший со второго).

В отличие от расширения адресного пространства, здесь количество адресов не
растёт — растёт ширина данных за одно обращение.

#### [q137] Что такое сегментная память? Как происходит трансляция адресов? Каковы достоинства и недостатки?

Сегментная память — способ логической разметки памяти, где адресное пространство
делится на выделенные области по назначению (код, данные, стек и т.д.).

**Трансляция:** логический адрес состоит из номера сегмента (выделенная область
заданного размера) и смещения внутри него. Аппаратно проверяется, не превышает
ли смещение лимит сегмента (segment limit check).

**Достоинства:**

- Независимая адресация внутри сегментов (нет коллизий).
- Контроль прав доступа (R/W/X для каждого сегмента).
- Возможность Shared Memory — общий сегмент для нескольких задач.
- Защита кода и библиотек от перезаписи.
- Нет внутренней фрагментации (сегменты точного размера).

**Недостатки:**

- **Внешняя фрагментация:** сегменты произвольного размера → между ними «дыры».
- Требует поддержки от ПО/компилятора.
- Устаревшая технология (ограниченная поддержка в Linux, x86-64 фактически убрал
  сегментацию).

#### [q138] Что такое виртуальная память? Как происходит трансляция адресов? Каковы достоинства и недостатки?

Виртуальная память — каждой задаче предоставляется собственное виртуальное
(иллюзорное) адресное пространство, полностью изолированное от других задач.

**Трансляция (Paging):** виртуальное пространство режется на страницы
фиксированного размера (обычно 4 КБ), которые отображаются на физические
страницы RAM через Page Table. Логический адрес = номер виртуальной страницы +
смещение внутри страницы. MMU (Memory Management Unit) транслирует адреса
аппаратно.

**Достоинства:**

- Полная изоляция задач (прозрачно для программиста).
- Нелинейное размещение: физически разбросанные страницы выглядят непрерывными.
- Своп на диск: можно использовать больше памяти, чем есть физически.
- Настройка прав доступа к каждой странице (R/W/X, user/kernel).

**Недостатки:**

- Большие таблицы страниц (многоуровневые, до 4-5 уровней в x86-64).
- Долгий поиск при промахе (нужны кэши TLB — Translation Lookaside Buffer).
- Непредсказуемое время доступа (page fault → диск = миллисекунды).

#### [q139] Что такое внутренняя и внешняя фрагментация в контексте сегментной и виртуальной памяти?

**Внутренняя фрагментация** (проблема виртуальной/страничной памяти): данные
размещаются в блоках строго фиксированного размера (страницах). Если задаче
нужно 5 КБ, а страница = 4 КБ, то выделяются 2 страницы (8 КБ), из которых 3 КБ
внутри блока остаётся пустым и недоступным для других.

**Внешняя фрагментация** (проблема сегментации): данные размещаются блоками
произвольного размера. Со временем между сегментами образуются «дыры» (свободные
куски памяти разного размера), из-за чего в систему не влезает новый крупный
сегмент, хотя суммарно свободной памяти достаточно. Дефрагментация требует
перемещения сегментов.

#### [q140] Как появление сегментной памяти улучшило пользовательский опыт?

Сегментная память дала:

- **Независимую адресацию** без коллизий — каждая задача работает в своём
  сегменте и не может случайно «залезть» в чужой.
- **Защиту от записи** в «чужие» сегменты — аппаратная проверка прав доступа
  предотвращает падения из-за ошибок в указателях.
- **Безопасный шаринг** данных через общий сегмент (shared segment) — несколько
  задач могут читать одну библиотеку без дублирования.

#### [q141] Как появление виртуальной памяти улучшило пользовательский опыт?

Виртуальная память дала:

- **«Бесконечную» память:** программы перестали вылетать из-за нехватки
  физического ОЗУ — излишки выгружаются на диск (swap), прозрачно для программы.
- **Стабильность системы:** идеальная изоляция процессов — падение одной
  программы не убивает другие и ОС.
- **Прозрачность для разработчика:** программисту не нужно вручную управлять
  сегментами, банками или физическими адресами — он работает с плоским
  виртуальным пространством, а MMU + ОС делают всё остальное.

#### [q142] Какие уровни (виды) задач существуют: основной поток, прерывание, процессы, потоки, зелёные потоки?

Уровни (виды) задач:

- **Main/Kernel (основной поток):** исходный поток инструкций ОС, выполняется
  при загрузке.
- **Прерывания (ISR):** обработчики — особый код, вызываемый аппаратными или
  программными событиями, выполняется в привилегированном контексте.
- **Процессы:** изолированные адресные пространства, без прямого доступа друг к
  другу. У каждого — свои страницы памяти.
- **Потоки (Threads):** работают в едином адресном пространстве одного процесса,
  имеют прямой доступ ко всем его данным (куче, глобальным переменным).
  Разделяют собственный стек.
- **Зелёные потоки (Green threads):** программные потоки, управляемые VM или
  runtime языка (Erlang, Go goroutines), без тяжёлых механизмов ОС. Переключение
  контекста в userspace — дешевле на порядки.

#### [q143] Как могут взаимодействовать процессы через основной поток? Какие бывают разделяемые ресурсы?

Так как процессы изолированы, для взаимодействия (IPC) требуются механизмы ядра
ОС:

- **Shared Memory:** разделяемая общая область памяти (mmap, shmem).
- **Signals:** сигналы (программные прерывания, SIGTERM, SIGKILL).
- **I/O:** Network (сокеты), Files, Pipes (пайпы, например `|` в bash).

Для синхронизации _внутри потоков_ одного процесса:

- **Atomics (CAS):** атомарные операции (compare-and-swap), lock-free.
- **Mutex:** взаимное исключение (один поток в критической секции).
- **Семафоры:** обобщённый Mutex с счётчиком (N потоков одновременно).
- **STM (Software Transactional Memory):** транзакционный подход к общей памяти.

#### [q144] Что такое процессоры ввода-вывода? Каковы их назначение, интерфейс, достоинства и недостатки?

**Channel I/O (процессоры ввода-вывода)** — специализированные процессоры для
работы с периферией. Применялись в мэйнфреймах (IBM System/360). Позволяли
задать отдельную подпрограмму для работы с устройством (например, «найти цилиндр
→ найти ключ → прочитать буфер → проверить контрольную сумму»).

**Достоинства:**

- Полная разгрузка центрального процессора от рутины I/O.
- Возможность делегировать практически любой сценарий взаимодействия с
  периферией.

**Недостатки:**

- Необходимость разрабатывать полноценную систему команд (ISA) для процессора
  ввода-вывода.
- Из-за поддержки множества разных устройств Channel Processor усложнялся и
  превращался в огромного «монстра» — практически отдельный компьютер.
- Подход оказался слишком сложным и дорогим → отказались в пользу
  специализированных контроллеров DMA.

#### [q145] Что такое контроллер прямого доступа к памяти (DMA)? Каковы его назначение, интерфейс, достоинства и недостатки?

**DMA (Direct Memory Access)** — аппаратный блок для прямого переноса данных
между I/O-устройствами и RAM, минуя CPU.

**Назначение:** выполнять команды пересылки данных между периферией и памятью
напрямую, освобождая процессор от побайтного копирования.

**Интерфейс:** задаётся через набор регистров:

- Source Address (откуда копировать).
- Destination Address (куда).
- Count (сколько байт/слов).
- Control (режим, направление).
- Status (занят/свободен, ошибка).

**Достоинства:** высокая скорость передачи, освобождает CPU от рутины,
обеспечивает параллелизм (CPU вычисляет, пока DMA копирует).

**Недостатки:** проблемы совместимости (разные шины, протоколы); сложность
непоследовательного доступа; конфликты при конкурентном доступе к шине со
стороны CPU и DMA (арбитраж).

#### [q146] Какие существуют способы интеграции и взаимодействия контроллера прямого доступа к памяти (DMA) с процессором?

**Способы интеграции:**

- **Third-party DMA:** отдельное устройство на шине, «тупо» копирующее данные.
  Не умеет обрабатывать прерывания — CPU должен инициировать и контролировать.
- **Bus mastering:** полноценное устройство на шине со своей системой
  прерываний. Само инициирует передачу и уведомляет CPU только по завершении.

**Режимы работы шины (взаимодействие CPU и DMA):**

- **Burst Mode (пакетный):** DMA захватывает шину и непрерывно передаёт весь
  блок данных. CPU ждёт. Хорош для непрерывных потоков (сеть, диск).
- **Cycle Stealing (циклический):** CPU и DMA делят тактовые слоты на шине.
  Предсказуемо, но медленнее burst.
- **Transparent Mode (прозрачный):** DMA работает только когда CPU не обращается
  к памяти (в «мёртвые» такты). Приоритет у CPU. Минимальное влияние на
  процессор, но медленный DMA.

---

### Иерархия памяти и кэш

#### [q147] Почему необходима иерархия памяти в современных компьютерных системах?

Из-за фундаментальной нерешаемой проблемы — Memory Wall: невозможно сделать
память одновременно огромной (как HDD) и быстрой (как регистры). С ростом
скорости памяти растёт её стоимость и падает плотность размещения.

Поэтому память выстраивается в иерархию: чем ближе к процессору — тем быстрее,
дороже и меньше по объёму; чем дальше — тем медленнее, дешевле и вместительнее.
Идея: хранить часто используемые данные «наверху» (в быстрой памяти), а редко
используемые — «внизу» (в дешёвой).

#### [q148] Какие основные виды памяти входят в иерархию памяти и каковы их характеристики?

Основные уровни иерархии (сверху вниз):

- **Регистры процессора (Registers):** самые быстрые (доступ за ~0.5 нс), самые
  дорогие, крошечный объём (десятки-сотни байт). Реализованы на триггерах.
- **Кэш процессора (L1, L2, L3):** SRAM, быстрый доступ (1-30 нс), дорогой, от
  нескольких КБ (L1) до десятков МБ (L3).
- **Физическая память (DRAM — DDR4/DDR5):** доступ ~50-100 нс, разумная цена, от
  4 до 128+ ГБ.
- **Твердотельная память (SSD/NVMe):** доступ ~10-100 мкс, средняя цена, от 256
  ГБ до нескольких ТБ.
- **Жёсткие диски (HDD):** доступ ~5-10 мс (механика!), дешёвые, от 1 ТБ до 20+
  ТБ.
- **Сетевые/ленточные хранилища (Tape, Cloud):** самые медленные
  (секунды-минуты), самые дешёвые, практически бесконечный объём.

#### [q149] В чём различие между явной иерархией памяти и скрытой? Приведите примеры.

**Явная иерархия (Expose Hierarchy):** все уровни памяти (регистры, SRAM, DRAM,
диск) видны программисту как альтернативные хранилища. Программист сам решает,
куда и что размещать.

- Пример: **Scratchpad-based Memory** (SPM) во встроенных системах.
- Потенциально эффективнее (программист знает паттерн доступа), но очень сложно
  программировать — ручное управление перемещением данных.

**Скрытая иерархия (Hide Hierarchy):** программист видит одно плоское адресное
пространство. Перемещение данных между кэшем, RAM и диском определяется
прозрачно аппаратным обеспечением (или ОС).

- Пример: **Cache-based Memory** в современных процессорах (x86, ARM).
- Гораздо популярнее и удобнее, но приводит к недетерминированному поведению —
  время доступа зависит от попаданий в кэш, что критично для систем реального
  времени.

#### [q150] Каково устройство памяти с произвольным доступом? Как устроена ROM ячейка?

**Устройство RAM:** состоит из массива битовых ячеек на пересечении линий.
**Address Decoder** активирует конкретную линию машинного слова (**Wordline**).
По вертикальным линиям (**Bitline**) выставляется или считывается значение бита.

**Устройство ROM (Read Only Memory):** хранит данные аппаратно. Ячейка = 0 или 1
транзистор. Наличие транзистора = 1, отсутствие = 0. Реализуется либо физическим
размещением транзисторов на заводе (Mask ROM), либо пережиганием перемычек при
однократном программировании (PROM). Также существуют EPROM (стирание УФ) и
EEPROM/Flash (электрическое стирание).

#### [q151] Каковы технологии реализации SRAM ячеек? Как происходит чтение и запись?

SRAM (статическая память) хранит данные с помощью состояния группы транзисторов
(обычно **6 транзисторов**: 4 образуют два перекрёстно-связанных инвертора
(bistable latch), 2 — транзисторы доступа). Требует много места на кристалле, но
работает очень быстро и хранит значение до отключения питания (без регенерации).

**Чтение:** линии бит (bitlines) предварительно заряжаются до Vdd/2.
Активируется wordline → ячейка слегка «просаживает» одну из bitlines в
зависимости от хранимого значения. Sense amplifier усиливает эту разницу и
выдаёт 0 или 1. Чтение неразрушающее.

**Запись:** драйверы записи выставляют противоположные значения на bitlines
(одна — Vdd, другая — GND). Транзисторы доступа открываются, и мощные драйверы
«пересиливают» инверторы, переключая состояние ячейки.

#### [q152] Каковы технологии реализации DRAM ячеек? Как происходит чтение и запись?

DRAM (динамическая память) хранит состояние в виде заряда на конденсаторе (**1
транзистор + 1 конденсатор** на ячейку). Плотность выше, чем у SRAM, но заряд
постоянно утекает → требуется контроллер для периодической **регенерации**
(refresh), что вызывает простой.

**Чтение:** активируется Wordline, заряд конденсатора передаётся на Bitline,
Sense Amplifier считывает данные. **Чтение РАЗРУШАЕТ данные в ячейке** (Reads
are destructive!) — заряд конденсатора перетекает на линию бит. После чтения
данные аппаратно перезаписываются обратно (restore).

**Запись:** на Bitline подаётся напряжение (Vdd для «1» или GND для «0»),
открывается транзистор доступа, и конденсатор заряжается или разряжается.

**Сравнение с SRAM:** DRAM плотнее (~1T vs 6T), дешевле, но медленнее и требует
refresh. Поэтому SRAM — для кэша, DRAM — для основной памяти.

#### [q153] Каково устройство многопортовой памяти? Как связана площадь с количеством портов?

Многопортовая память (SRAM Multiport) позволяет производить одновременное чтение
и запись через несколько портов. Для этого добавляются дополнительные наборы
линий слов (wordlines) и линий бит (bitlines) для каждого порта.

При N портах количество проводов и транзисторов доступа увеличивается
пропорционально. **Связь с площадью:** большое число портов требует множества
проводов, которые начинают доминировать на кристалле — площадь растёт
**квадратично: O(N²)**. Это делает многопортовую память дорогой и применимой
только для небольших блоков (регистровый файл — обычно 2 read + 1 write).

#### [q154] Что такое кеш? Каково его назначение, место в иерархии памяти и основные метрики?

**Кэш** — промежуточный аппаратный буфер с быстрым доступом, содержащий
информацию из медленной памяти, которая с наибольшей вероятностью будет
запрошена процессором.

**Место в иерархии:** между процессором (регистрами) и основной памятью (DRAM).
Реализован на SRAM-ячейках.

**Основная метрика:** hit rate (уровень попадания) — доля обращений, обслуженных
из кэша без обращения к RAM. Чем выше — тем лучше. Типичный L1 hit rate > 95%.
Дополнительные метрики: miss penalty (задержка при промахе), hit time (время
обслуживания попадания).

#### [q155] Что такое принцип локальности и каковы его виды (временная, пространственная) применительно к механизму кеширования?

Кэширование работает благодаря неравномерности доступа к памяти:

**Временная локальность (Temporal locality):** если к данным обращались недавно,
высока вероятность повторного обращения в ближайшем будущем. Примеры:
переменные-счётчики в циклах, вершина стека, текущая инструкция в коротком
цикле.

**Пространственная локальность (Spatial locality):** если обращались к адресу X,
высока вероятность обращения к адресам X±1, X±2 и т.д. Примеры: последовательное
чтение массива, выполнение инструкций (fetch идёт подряд, если нет ветвлений).

Кэш загружает данные **блоками (кэш-линиями)**, обычно 64 байта, что
эксплуатирует пространственную локальность. Повторные обращения к тому же блоку
эксплуатируют временную.

#### [q156] Как пошагово происходит процесс чтения данных через кеш-память процессора?

Процесс чтения пошагово:

1. CPU генерирует адрес, он разбивается на Tag | Index | Offset.
2. По Index выбирается набор (set) кэш-линий.
3. Осуществляется **поиск тега** (Tag) среди всех линий набора (параллельное
   сравнение компараторами).
4. **Cache Hit (попадание):** тег найден → данные моментально читаются из
   кэш-линии по Offset. Быстро (~1-4 такта для L1).
5. **Cache Miss (промах):** тег не найден → запрос передаётся на следующий
   уровень иерархии (L2 → L3 → RAM).
6. Данные приходят из памяти → выбирается кэш-линия для сохранения: если есть
   пустая — используется она; если все заняты — принимается решение о
   **вытеснении** (eviction) старой линии по алгоритму замещения (LRU, PLRU).

#### [q157] Как пошагово происходит процесс записи данных через кеш-память процессора и какие существуют политики записи?

**При попадании (Cache Hit):**

- **Write-through (немедленная запись):** изменение в кэше сразу синхронно
  записывается и в основную память. Медленно, но память всегда актуальна. Проще
  для когерентности.
- **Write-back (отложенная запись):** обновление основной памяти откладывается
  до момента вытеснения кэш-линии. Используется **dirty bit** (бит модификации)
  — если линия не менялась, при вытеснении запись не нужна. Быстрее, но возможна
  неконсистентность данных.

**При промахе (Cache Miss):**

- **Write Allocate:** данные сначала загружаются из RAM в кэш, затем
  модифицируются в кэше. Часто используется с write-back.
- **Write Around (No-Write Allocate):** данные записываются напрямую в RAM,
  минуя кэш. Используется с write-through, чтобы не засорять кэш данными,
  которые пишутся один раз.

#### [q158] Что такое кеш-промах и какие существуют типы кеш-промахов?

Кэш-промах (Cache Miss) — отсутствие запрашиваемых данных в кэше. Типы промахов
по влиянию:

- **Промах чтения данных:** средняя задержка. Может частично компенсироваться
  параллельным исполнением других (независимых) инструкций (out-of-order).
- **Промах записи данных:** минимальная задержка, т.к. запись можно буферизовать
  (write buffer) и продолжить выполнение.
- **Промах чтения инструкций:** **ХУДШАЯ задержка** — CPU буквально не знает,
  что делать дальше. Полный простой конвейера (pipeline stall), никакие
  инструкции не могут исполняться.

Классификация промахов (3C):

- **Compulsory (Cold):** первое обращение к данным — их ещё нет в кэше.
- **Capacity:** кэш слишком мал для рабочего набора данных.
- **Conflict:** коллизия индексов в кэше с ограниченной ассоциативностью.

#### [q159] Что такое ассоциативность кеша? Какова "структура" адреса с точки зрения кеша?

Ассоциативность — аппаратная политика размещения данных из RAM в кэше,
определяющая в какие кэш-линии может попасть конкретный адрес.

С точки зрения кэша, адрес памяти разбивается на три части:

- **Tag (тег):** старшие биты — уникальный идентификатор блока памяти. Хранится
  в кэше рядом с данными для сравнения.
- **Index (индекс):** средние биты — определяет конкретную строку (set) в кэше.
  По нему кэш мгновенно находит, «куда смотреть».
- **Offset (смещение):** младшие биты — адрес конкретного байта внутри кэш-линии
  (блока). При 64-байтной линии = 6 бит.

Ширина полей зависит от размера кэша и ассоциативности.

#### [q160] Каковы особенности реализации полностью ассоциативного кеша?

Полностью ассоциативный кэш: любая строка из RAM может быть помещена в любую
кэш-линию, без привязки к индексу. Поле Index отсутствует — весь адрес (кроме
offset) является тегом.

**Поиск:** при обращении нужно сравнить тег запрашиваемого адреса с тегами ВСЕХ
линий одновременно — для этого на каждую линию нужен свой аппаратный компаратор.

**Достоинства:** максимальная эффективность использования объёма — нет
конфликтных промахов (любой блок → любая линия), наилучший hit rate при
фиксированном размере.

**Недостатки:** огромное количество компараторов (= числу линий), что делает
реализацию дорогой и медленной. Алгоритм вытеснения (LRU) тоже усложняется —
нужно отслеживать порядок обращения ко всем линиям.

**Применение:** TLB (Translation Lookaside Buffer) — маленький, но критически
важный, поэтому оправдана полная ассоциативность.

#### [q161] Каковы особенности реализации кеша с прямым отображением?

Кэш с прямым отображением (Direct-Mapped): каждый адрес памяти может попасть
ровно в одну конкретную кэш-линию, определяемую по Index-части адреса.

**Поиск:** один компаратор проверяет тег в единственной возможной линии — очень
быстро.

**Вытеснение:** алгоритм вытеснения не нужен — если новые данные попадают в
занятую линию, она безусловно перезаписывается (жертва всегда одна).

**Достоинства:** минимальная аппаратная сложность (1 компаратор), очень быстрое
обращение, минимальный overhead на хранение тегов.

**Недостатки:** максимальное количество конфликтных промахов (thrashing). Если
два часто используемых блока отображаются на одну линию, они постоянно вытесняют
друг друга, даже если кэш почти пуст.

**Применение:** L1 I-cache (где паттерн доступа более предсказуем) или
встроенные системы с жёсткими требованиями к латентности.

#### [q162] Что такое множественно-ассоциативный кеш и что определяет уровень множественности?

**N-Way Set Associative Cache:** кэш с прямым отображением, аппаратно
воспроизведённый **N раз** (N банков/путей). По Index выбирается набор (set) из
N линий, и блок может занять любую из них.

N определяет компромисс:

- **Больше N** → выше ассоциативность → меньше конфликтных промахов → лучше hit
  rate. Но: больше компараторов, сложнее логика вытеснения, медленнее обращение.
- **Меньше N** → быстрее доступ, проще аппаратура, но больше коллизий.

Типичные значения: L1 = 4-8 way, L2 = 8-16 way, L3 = 12-20 way. При N=1 — прямое
отображение, при N = количество линий — полностью ассоциативный.

#### [q163] Как связана ассоциативность кеша с механизмом вытеснения и замещения?

Механизм вытеснения нужен только там, где есть выбор куда поместить данные:

- **Прямое отображение (1-way):** вытеснение не нужно — место всегда однозначно,
  жертва всегда одна.
- **N-Way / полностью ассоциативный:** на одну позицию претендуют N (или все)
  кэш-линии → нужна **эвристика** (алгоритм замещения) для выбора «жертвы»: LRU,
  PLRU, Random, FIFO.

Чем выше ассоциативность, тем сложнее и дороже механизм вытеснения —
отслеживание порядка обращений требует аппаратных счётчиков или битовых
деревьев.

#### [q164] Как работает механизм вытеснения и замещения LRU в кеше?

**LRU (Least Recently Used)** — вытесняет ту кэш-линию, к которой обращались
давнее всего (наименее недавно использованную).

На аппаратном уровне требует маркировки каждой записи временем (или счётчиком)
последнего доступа. При каждом обращении — обновление счётчиков всех линий в
наборе.

**Достоинства:** оптимальный выбор жертвы для паттернов с временной
локальностью.

**Недостатки:** слишком сложен в аппаратной реализации для больших N — нужно O(N
log N) бит на set для хранения порядка, плюс логика обновления при каждом
обращении. При N=16 это уже дорого → используют приближения (PLRU).

#### [q165] Как работает механизм вытеснения и замещения PLRU в кеше?

**PLRU (Pseudo-LRU)** — приближённая версия LRU, использующая **битовое дерево**
(tree-based) вместо точных счётчиков.

Для N-way кэша строится двоичное дерево из (N-1) бит. Каждый бит указывает
направление к «наименее недавно использованной» ветви. При доступе к линии биты
пути от корня к ней инвертируются (указывая «в другую сторону»).

**Достоинства:** значительно меньше аппаратуры, чем полный LRU — (N-1) бит
вместо O(N log N). Быстрое обновление (log2 N бит за обращение).

**Недостатки:** не всегда вытесняет истинный LRU — это приближение, иногда
выбирает не оптимальную жертву. Но на практике разница в hit rate минимальна.

#### [q166] Почему необходимо использование многоуровневой иерархии кеш-памяти в современных процессорах?

Один уровень кэша не может быть одновременно быстрым и большим (противоречие
скорость vs размер). Поэтому используется многоуровневая иерархия:

- **L1** — маленький (32-64 КБ), сверхбыстрый (~1-4 такта), близко к ядру.
- **L2** — средний (256 КБ — 1 МБ), быстрый (~10-12 тактов).
- **L3** — большой (8-64 МБ), медленнее (~30-40 тактов), общий для всех ядер.

Каждый уровень «ловит» промахи предыдущего. L1 покрывает ~95% обращений, L2
ловит большинство промахов L1, L3 — промахи L2. До DRAM доходит лишь ~1-5%
обращений.

#### [q167] В чём разница между разделённым и унифицированным кешем и где они применяются?

**Разделённый (Split/Banked) кэш:** отдельные кэши для инструкций (I-cache) и
данных (D-cache). Применяется на уровне **L1** — позволяет одновременно
fetch'ить инструкцию и читать/писать данные (устраняет структурные конфликты
конвейера). Реализация модифицированной гарвардской архитектуры.

**Унифицированный (Unified) кэш:** один кэш для инструкций и данных. Применяется
на уровнях **L2, L3** — проще, лучше утилизация объёма (не нужно угадывать
соотношение код/данные). Динамически адаптируется к рабочей нагрузке.

#### [q168] В чём разница между включающим и исключающим кешем и где они применяются?

**Включающий (Inclusive) кэш:** каждая линия L1 обязательно присутствует и в L2.
L2 >= L1. Достоинства: проверка когерентности проще (достаточно проверить L2).
Недостатки: эффективный объём = L2 (L1 «дублирует» часть L2).

**Исключающий (Exclusive) кэш:** линия хранится ровно на одном уровне. L1 и L2
не пересекаются. Достоинства: эффективный объём = L1 + L2 (ничего не
дублируется). Недостатки: сложнее управление — при вытеснении из L1 линию нужно
«перекинуть» в L2 (а не просто удалить). Проверка когерентности тоже сложнее.

Типичный выбор: L1-L2 inclusive (простота), L2-L3 non-inclusive или exclusive
(экономия объёма).

#### [q169] В чём разница между частным и общим кешем и как они применяются в многоядерных процессорах?

**Частный (Private) кэш:** принадлежит одному ядру. Быстрый доступ, нет
конкуренции, но данные могут дублироваться в кэшах разных ядер. Применение:
**L1, L2** — каждое ядро имеет свой.

**Общий (Shared) кэш:** разделяется несколькими ядрами. Единый пул — лучше
утилизация при разных нагрузках на ядра, но появляется конкуренция за объём и
необходимость арбитража. Применение: **L3** — общий для всех ядер, координирует
когерентность.

#### [q170] Что представляет собой типовой многоуровневый кеш: L1, L2, L3, L4? Каковы их назначение, тип ячеек, классификация?

Типовой многоуровневый кэш современного CPU (все уровни — SRAM):

- **L0 (опция):** доступен за 1 такт, специализированный кэш для стека и
  int/float данных. Есть не во всех архитектурах.
- **L1:** самый быстрый (~1-4 такта), **разделённый** (I-cache + D-cache),
  **частный** для каждого ядра. Обычно 32-64 КБ, 4-8 way.
- **L2:** 128 КБ — 1 МБ, **унифицированный**, обычно частный. ~10-12 тактов.
  8-16 way.
- **L3:** 8-64 МБ, **унифицированный**, **общий** (shared) для всех ядер. ~30-40
  тактов. 12-20 way. Служит точкой синхронизации когерентности.
- **L4 (экзотика):** встречается на серверных CPU, иногда реализуется на DRAM
  (eDRAM) для увеличения объёма. Пример: Intel Iris Pro.

#### [q171] Что такое когерентность кеш-памяти и каково её значение для многоядерных систем? Какие существуют возможные состояния кеш-линий?

**Когерентность кэш-памяти** — механизм поддержания целостности данных в кэшах
разных ядер при параллельном чтении и записи. Если ядро A изменило строку в
своём L1, ядро B должно узнать, что его копия устарела.

Состояния кэш-линий описываются протоколами, например **MOESI:**

- **M (Modified):** данные изменены, в RAM — устаревшая копия. Единственный
  владелец.
- **O (Owned):** данные свежие, может делиться с другими ядрами (те читают как
  Shared). Владелец отвечает за запись в RAM.
- **E (Exclusive):** единственная копия = RAM. Можно тихо перейти в Modified без
  шинной транзакции.
- **S (Shared):** несколько ядер имеют копию, только чтение.
- **I (Invalid):** данные устарели, использовать нельзя.

#### [q172] Как происходит обмен информацией о кеш-линиях через справочник? На сколько актуальна проблема масштабирования?

**Directory-based (на основе справочника):** центральная таблица (справочник)
хранит для каждой кэш-линии информацию: кто владеет, кто имеет копию. При записи
ядро обращается к справочнику, который рассылает инвалидации адресно — только
тем, кто держит копию.

**Масштабируемость:** хорошая. Трафик растёт линейно O(N), а не квадратично.
Подходит для систем с большим числом ядер (серверы, NUMA-архитектуры).

**Недостатки:** задержка обращения к справочнику (дополнительный hop),
необходимость хранить справочник (память).

#### [q173] Как происходит обмен информацией о кеш-линиях через отслеживание? На сколько актуальна проблема масштабирования?

**Snooping (отслеживание/подслушивание):** все кэши подключены к общей шине и
«подслушивают» (snoop) все транзакции. Когда одно ядро записывает данные,
остальные видят это на шине и инвалидируют или обновляют свои копии.

**Масштабируемость:** плохая. Каждая транзакция видна всем — трафик на шине
растёт квадратично O(N^2). Подходит для систем с небольшим числом ядер (2-8).

**Достоинства:** простота, низкая задержка (нет обращения к справочнику).

#### [q174] Как происходит обмен информацией о кеш-линиях через перехват? На сколько актуальна проблема масштабирования?

**Snarfing (перехват):** кэш «перехватывает» данные, проходящие по шине между
другим кэшем и памятью, и обновляет свою копию, если адрес совпадает. Вместо
инвалидации — прозрачное обновление.

**Масштабируемость:** аналогична snooping — привязана к общей шине, плохо
масштабируется. Но снижает количество промахов, т.к. данные обновляются
«бесплатно» (пока всё равно шли по шине).

#### [q175] Что такое CAP теорема? Какова область её применения и как она применяется к когерентности кешей?

**CAP-теорема** (Brewer, 2000) — в распределённой системе невозможно
одновременно гарантировать все три свойства:

**C — Consistency (согласованность):** все узлы видят одни и те же данные в один
момент времени. Любое чтение после записи возвращает актуальное значение.

**A — Availability (доступность):** каждый запрос к работающему узлу получает
ответ (без гарантии актуальности).

**P — Partition tolerance (устойчивость к разделению):** система продолжает
работать при потере связи между узлами.

**Применение к кэшам:** многоядерная система — это распределённая система
(каждый кэш — узел). При записи в один кэш нужно выбирать:

- **CP (Consistency + Partition tolerance):** строгая когерентность, но запись
  блокируется, пока все копии не инвалидированы → снижение доступности.
- **AP (Availability + Partition tolerance):** слабая когерентность, запись
  мгновенная, но другие ядра временно видят старые данные.

На практике CPU используют CP-подход (строгая когерентность), а GPU и
распределённые системы часто ослабляют C ради A.

#### [q176] Что означают термины "Consistency", "Availability" и "Partition tolerance" в CAP-теореме? Опишите их.

**Consistency (согласованность):** все узлы (ядра) видят одни и те же данные в
один момент времени. После записи значение X = 5 любое чтение X с любого ядра
должно вернуть 5.

**Availability (доступность):** каждый запрос к работающему узлу обязательно
получает ответ за конечное время. Узел не «зависает» в ожидании синхронизации.

**Partition Tolerance (устойчивость к разделению):** система продолжает
корректно работать, даже если связь между узлами временно потеряна (сетевой
раздел, отказ интерконнекта).

#### [q177] Как кеш влияет на производительность памяти? Какие существуют способы оптимизации доступа, включая AoS и SoA?

Кэш критически влияет на производительность. Оптимизация доступа:

- **Структура данных AoS vs SoA:**
  - **AoS (Array of Structures):** `[{x,y,z}, {x,y,z}, ...]` — если нужны все
    поля объекта, хорош для L1. Но если нужно только поле x у всех объектов —
    промахи, т.к. y и z занимают кэш-линию зря.
  - **SoA (Structure of Arrays):** `{x:[...], y:[...], z:[...]}` — если
    обрабатываем одно поле массива (SIMD, GPU), данные лежат непрерывно →
    отличная пространственная локальность.
- **Выравнивание:** данные, пересекающие границу кэш-линии, требуют 2 чтения
  вместо одного → выравнивать структуры по 64 байта.
- **Prefetching:** аппаратный или программный — заранее подгружать данные в кэш
  до обращения.
- **Обход порядка циклов:** при обходе 2D-массива `a[i][j]` — внутренний цикл по
  j (строки в C row-major) для пространственной локальности.

#### [q178] Как кеш работает с виртуальными и физическими адресами?

VA-кэш: до трансляции, быстро, но коллизии контекстов и нужен flush. PA-кэш:
после трансляции, уникальные адреса, но задержка. Практика: L1 = VA, L2/L3 = PA.

---

### Продвинутые CPU — суперскалярные, VLIW, программирование

#### [q179] Что представляет собой концепция уровневой организации компьютерных систем и каковы её преимущества?

Уровневая (слоистая) организация — разбиение системы на иерархию слоёв, где
каждый слой предоставляет сервисы вышележащему и пользуется сервисами
нижележащего. Слой "знает" только интерфейс соседа снизу, не заглядывая внутрь.

Преимущества: изоляция (изменения внутри слоя не затрагивают другие),
модифицируемость (можно заменить реализацию слоя не трогая остальные),
переносимость (можно перенести верхние слои на другую платформу, переписав
только нижний), управление сложностью (каждый слой достаточно прост чтобы его
понять отдельно). Это тот же принцип Седова — стабилизация нижнего уровня как
фундамента для верхнего.

#### [q180] Какие существуют примеры уровневой организации компьютерных систем: Lava Flow, Layered Style, OSI Model?

Lava Flow — антипаттерн: хаотичное наслаивание кода без чёткой структуры. Слои
образуются случайно, как слои застывшей лавы — никто не помнит зачем нижний слой
нужен, но удалить страшно.

Layered Style — правильный подход: модули организованы в слои, зависимости
строго сверху вниз (верхний слой вызывает нижний, но не наоборот). Пример:
приложение → библиотека → ОС → драйвер → железо.

OSI Model — 7 уровней сетевых протоколов (физический → канальный → сетевой →
транспортный → сеансовый → представления → прикладной). Каждый уровень
инкапсулирует данные верхнего и передаёт нижнему. На практике визуально
последовательная модель, реально все уровни работают параллельно на разных
пакетах.

#### [q181] Что такое явление разделения на уровни (disaggregation) и каково его современное положение? Что было до него?

До: вертикальные in-house стеки (IBM — от чипов до ПО). Disaggregation:
разделение на горизонтальные уровни по специальностям (одни — чипы, другие — ОС,
третьи — ПО). Стандартизированные интерфейсы. Проблема: вклиниться с новой
архитектурой (RISC-V) сложно — "башня" ПО не написана.

#### [q182] Почему необходимо нарушение уровневой иерархии в современных системах? Приведите примеры.

Для критических характеристик: энергопотребление, реальное время,
производительность. Пример: утилиты на C внутри Python-программы.

#### [q183] Какие проблемы возникают при обеспечении реального времени в современных процессорах?

С высокого уровня не контролируешь кэш, предсказатели, конвейер → случайные
задержки. Приходится "закидывать мощностью" (запас производительности) →
переплата, энергопотребление.

#### [q184] Что такое низкоуровневый параллелизм? Приведите примеры.

Низкоуровневый параллелизм (Instruction Level Parallelism, ILP) — это
параллелизм, прозрачный для программиста: код пишется последовательно, но
процессор находит и выполняет несколько независимых инструкций одновременно.
Примеры: конвейеризация (разные стадии одной инструкции работают параллельно с
другими инструкциями), множественные функциональные узлы (несколько ALU,
сумматоров, делителей работают одновременно). Реализуется в суперскалярных
процессорах (планирование в runtime аппаратурой) и VLIW (планирование в
compile-time компилятором).

#### [q185] Что такое суперскалярные процессоры и каковы принципы их работы, достоинства и недостатки?

Обрабатывают группу инструкций благодаря нескольким ALU. Планирование в runtime.
Достоинства: рост производительности, совместимость со старым кодом. Недостатки:
сложность, энергопотребление, недетерминированность.

#### [q186] Как пошагово выполняются инструкции в суперскалярном процессоре?

Суперскалярный процессор имеет больше стадий чем простой RISC:

Fetch — загружает несколько инструкций за такт (wide fetch). Decode — декодирует
группу инструкций параллельно, может разбивать CISC-инструкции на микрооперации.
Dispatch — раскидывает микрооперации по станциям резервирования (reservation
stations), привязанным к конкретным функциональным блокам (ALU, FPU,
Load/Store). Execute (Out-of-order) — инструкция запускается как только её
операнды готовы и нужный блок свободен, независимо от исходного порядка в
программе. Complete — результат попадает в Reorder Buffer (ROB), который
восстанавливает исходный порядок инструкций. Commit/Retire — результат из ROB
записывается в архитектурные регистры в правильном порядке. Если была ошибка
предсказания — инструкции из ROB отбрасываются.

#### [q187] Что такое VLIW-процессоры? Какими достоинствами и недостатками они обладают?

VLIW (Very Long Instruction Word) — это процессоры со «сверхдлинным командным
словом», где задача поиска параллелизма перенесена с аппаратуры процессора на
компилятор (в compile-time). Достоинства: Сильное упрощение аппаратуры
процессора, снижение энергопотребления, рост частоты (упрощен декодер),
компилятор лучше видит всю программу и может сделать максимальную оптимизацию.
Недостатки: Крайне сложный компилятор, высокая нагрузка на шины данных и
регистры (надо читать огромные команды), конфликты приводят к простою сразу всех
узлов, сложность обработки условных переходов (их можно предугадать только в
runtime), низкая плотность кода (много NOP-пустот в командах), архитектура
жестко привязана к железу (изменение числа АЛУ требует перекомпиляции
программы).

#### [q188] Как соотносятся суперскалярные и VLIW процессоры применительно к разным классам задач?

Суперскалярные — для задач общего назначения: десктопы, серверы, мобильные
процессоры. Хорошо справляются со сложным, динамическим кодом с множеством
ветвлений (браузер, ОС, база данных), потому что аппаратура сама находит
параллелизм в runtime. Цена — сложность и энергопотребление.

VLIW — для предсказуемых вычислительно-интенсивных задач: DSP (обработка
сигналов), медиакодеки, встроенные системы. Код "плоский" — мало ветвлений,
много однотипных операций, компилятор может статически спланировать параллелизм.
Цена — привязка к конкретному железу (изменил количество ALU — перекомпиляция
всего кода).

#### [q189] Какие существуют промежуточные варианты между суперскалярным и VLIW процессором? Какие проблемы они решают?

EPIC: компилятор даёт "подсказки" процессору. Dynamic VLIW: основное
планирование компилятором + небольшой runtime-контроль (при промахе кэша
останавливается одна колонка).

#### [q190] Что такое барьеры памяти и в каких ситуациях они применяются?

Барьер памяти (fence/memory barrier) — специальная инструкция процессора,
которая гарантирует что все обращения к памяти ДО барьера завершатся прежде чем
начнутся обращения ПОСЛЕ барьера. Без барьера процессор (и компилятор) могут
переупорядочить обращения к памяти для оптимизации, что в однопоточном коде
незаметно, но в многоядерной системе может привести к тому что другое ядро
увидит записи в неправильном порядке. Применяется: при реализации мьютексов,
lock-free структур данных, и при работе с MMIO-устройствами (где порядок записи
в регистры критичен).

#### [q191] Какие ключевые элементы составляют структурное программирование? В чём отличие от кода на ассемблере?

Структурное: блоки с одной точкой входа/выхода, последовательность, условия,
циклы, подпрограммы. Ассемблер: хаотичные GoTo, "спагетти-код".

#### [q192] Какие механизмы используются для реализации процедур?

Три подхода: инлайнинг — компилятор подставляет тело функции прямо на место
вызова, никакого вызова не происходит (быстро, но раздувает код). GOTO — ручное
сохранение адреса возврата в выделенную ячейку памяти, переход по адресу
функции, в конце — переход обратно (примитивно, не реентерабельно). CALL/RETURN
— аппаратная поддержка: CALL автоматически сохраняет PC в стек и переходит на
адрес функции, RETURN достаёт адрес из стека и возвращается. Это стандарт в
современных ISA, обеспечивает реентерабельность и рекурсию.

#### [q193] Что такое реентерабельность и почему она важна? Приведите примеры.

**Реентерабельность** — возможность войти в функцию одновременно из нескольких
контекстов (потоков, прерываний) без потери её работоспособности. Каждый вызов
работает со своей копией локальных данных.

**Почему важна:**

- Системы прерываний: ISR может вызвать ту же функцию, что уже выполнялась в
  основном потоке (например, printf в обработчике).
- Многозадачность: несколько потоков вызывают одну библиотечную функцию.
- Рекурсия: функция вызывает сама себя.

**Условие:** функция реентерабельна, если хранит все переменные **в стеке**
(автоматическая память), а не в статически выделенной памяти. Если переменные
статические — параллельный или рекурсивный вызов перезапишет данные предыдущего
вызова, что приведёт к ошибке.

**Пример нарушения:** функция с `static int count = 0` — два потока будут
конфликтовать за один count.

#### [q194] Как реализуется механизм рекурсии?

Рекурсия — вызов функцией самой себя. Реализуется через стек: при каждом вызове
на стек кладётся новый фрейм (stack frame), содержащий адрес возврата, локальные
переменные и аргументы. Каждый уровень рекурсии получает свой изолированный
фрейм, поэтому переменные разных вызовов не перезаписывают друг друга. При
возврате фрейм снимается со стека (pop), и управление возвращается к предыдущему
вызову. Без стека рекурсия невозможна — если хранить переменные в статической
памяти, повторный вызов затрёт данные предыдущего.

#### [q195] В чём заключается проблема распределения регистров и как работает алгоритм раскраски?

**Проблема:** переменных в программе может быть сколько угодно, а физических
регистров в процессоре строго ограничено (16 или 32). Нужно оптимально
отобразить переменные на регистры, минимизируя «сбросы» (spills) в память.

**Алгоритм раскраски графа (Graph Coloring):**

1. Строится **граф интерференции:** вершины = переменные (живые значения), рёбра
   соединяют те переменные, которые «живы» одновременно (их значения нужны в
   один и тот же момент).
2. Граф «раскрашивается» так, чтобы смежные вершины имели разные цвета (каждый
   цвет = один физический регистр).
3. Количество потребовавшихся цветов = минимально необходимое количество
   регистров.

Если цветов нужно больше, чем регистров — часть переменных придётся «сбросить»
(spill) в память стека. Задача NP-полная, на практике используют эвристики
(Chaitin's algorithm, linear scan).

---

### FPGA и параллельные архитектуры

#### [q196] Что такое FPGA и каковы его преимущества и недостатки?

**FPGA (ПЛИС, Field-Programmable Gate Array)** — интегральная микросхема, логика
работы которой задаётся данными конфигурации (bitstream), а не жёсткой разводкой
на заводе.

**Преимущества:**

- Быстрее и дешевле ASIC на малых тиражах (до 100-10000 шт.) — нет огромных
  затрат на запуск производства (NRE).
- Позволяет программным образом формировать реальную цифровую аппаратуру —
  пространственные вычисления.
- Перепрограммируемость: можно менять логику без перепроизводства чипа.
- Параллелизм на уровне вентилей — все блоки работают одновременно.

**Недостатки:**

- За счёт абстракции и виртуализации логики (LUT вместо прямых вентилей)
  потребляет больше энергии и работает медленнее, чем ASIC.
- Очень сложна в разработке — нужно мыслить аппаратно (параллельные процессы,
  тайминги, ресурсы).
- Дороже ASIC при массовом производстве (>100K штук).

#### [q197] Какие этапы включает в себя синтез для FPGA?

Этапы синтеза для FPGA:

1. **Описание на HDL (RTL-уровень):** разработчик пишет схему на языке описания
   аппаратуры (Verilog, VHDL, SystemVerilog).
2. **Трансляция (Translate/Synthesis):** HDL-код превращается в логическую
   электрическую схему (нетлист) из абстрактных вентилей, без учёта таймингов.
3. **Оптимизация и Mapping:** абстрактная логика отображается на конкретный
   вычислительный базис ПЛИС — LUT'ы, DSP-блоки, BlockRAM.
4. **Place & Route (размещение и трассировка):** физическое размещение блоков на
   кристалле FPGA и прокладка соединений (интерконнект).
5. **Генерация Bitstream:** финальный бинарный файл конфигурации, который
   загружается в FPGA.

#### [q198] Как FPGA устроены внутри?

FPGA внутри состоят из:

- **Программируемый интерконнект:** сетка проводов с ключами (switch boxes) для
  соединения элементов. Занимает основную площадь кристалла.
- **Логические блоки — LUT (Lookup Tables):** таблицы истинности (обычно 4-6
  входов), реализующие произвольную булеву функцию. LUT + триггер = один
  логический элемент (LE/CLB).
- **I/O Blocks:** блоки ввода-вывода, интерфейс с внешним миром (LVDS, LVCMOS,
  разные стандарты).
- **Block RAM (BRAM):** блоки встроенной SRAM-памяти (обычно 18-36 Кбит каждый).
- **DSP-блоки:** аппаратные умножители/аккумуляторы, оптимизированные для
  цифровой обработки сигналов и матричных операций.

#### [q199] Как соотносятся CPU и FPGA с точки зрения модели программирования, модели вычислений, модели исполнения и элементов микроархитектуры?

Программирование: Программирование: CPU — императивное (C/C++,
последовательность инструкций). FPGA — декларативное (Verilog/VHDL, описание
структуры и связей).

Модель вычислений: CPU — temporal (одно ALU переиспользуется во времени). FPGA —
spatial (алгоритм разворачивается в аппаратуру, все блоки существуют физически).

Модель исполнения: CPU — последовательная, динамическая (инструкции загружаются
в runtime из памяти). FPGA — статическая, dataflow (данные текут через
сконфигурированные блоки, нет понятия "программный счётчик").

Микроархитектура: CPU строится из ALU, регистрового файла, кэшей, предсказателя
переходов. FPGA — из CLB (конфигурируемые логические блоки с LUT-таблицами),
программируемого интерконнекта (Switch), блочной RAM (BRAM), DSP-блоков.

#### [q200] Что такое высокоуровневый синтез (HLS) и какова его роль в современной разработке?

HLS (High-Level Synthesis) — подход, позволяющий описать поведение аппаратуры на
языке высокого уровня (обычно C/C++) и автоматически сгенерировать из этого
описания цифровую схему (RTL-код на Verilog/VHDL). Роль: резко снижает порог
входа в разработку аппаратуры — не нужно вручную рисовать конечные автоматы и
datapaths. Ускоряет прототипирование (верификация алгоритма на C быстрее чем
моделирование RTL). Компромисс: сгенерированная схема обычно менее оптимальна
чем написанная вручную, но разработка в разы быстрее.

#### [q201] Как высокоуровневый синтез (HLS) автоматизирует процесс выбора микроархитектуры и ускоряет тестирование?

HLS позволяет программисту загрузить алгоритм на языке высокого уровня (Си/C++)
и задать ограничения (целевая частота, максимальная площадь, задержка).
Инструмент **автоматически подбирает микроархитектуру:** например, предлагает
варианты — длинный комбинационный тракт (медленный, но без конвейерных задержек)
или быстрый конвейер с регистрами (больше латентность, но выше throughput).
Разработчику достаточно «подвигать ползунок» между area и speed.

**Ускорение верификации:** тестирование и отладка алгоритма происходят на уровне
Си (секунды), а не на уровне RTL-симуляции временных диаграмм (часы/дни). Это
радикально сокращает цикл разработки.

#### [q202] Что представляет собой классификация Флинна и какие классы архитектур она выделяет? Примеры.

**Классификация Флинна** (1966/1979) — основана на количестве потоков инструкций
(Instruction streams) и потоков данных (Data streams):

- **SISD (Single Instruction, Single Data):** обычный последовательный процессор
  — один поток команд, одни данные. Пример: классический CPU.
- **SIMD (Single Instruction, Multiple Data):** один поток инструкций управляет
  обработкой множества данных параллельно. Пример: GPU, SSE/AVX в x86.
- **MISD (Multiple Instruction, Single Data):** несколько инструкций
  обрабатывают одни данные. Редкость — используется для повышения надёжности
  (TMR — Triple Modular Redundancy) или защиты от ошибок алгоритмов.
- **MIMD (Multiple Instruction, Multiple Data):** множество процессоров
  автономно выполняют разные инструкции над разными данными. Пример:
  многоядерные CPU, кластеры.

**Недостатки классификации:** не описывает нефоннеймановские архитектуры
(конвейеры, потоковые), класс MIMD перегружен (слишком разные архитектуры в
одном ведре).

#### [q203] Что такое SIMD и SIMT архитектуры? В чём их различия? Что такое lockstep execution?

SIMD (Single Instruction Multiple Data) — одна инструкция применяется ко многим
элементам данных одновременно. Lockstep execution: все процессорные элементы
выполняют одну и ту же инструкцию синхронно, на разных данных. Ветвление
невозможно — если одному элементу нужен if, а другому else, конструкция
ломается.

SIMT (Single Instruction Multiple Threads) — модель GPU (NVIDIA). Похоже на
SIMD, но с поддержкой ветвлений через маски: при расхождении потоков
(divergence) сначала выполняется одна ветка (потоки другой ветки отключены
маской), потом вторая. Оба пути выполняются последовательно — чем больше
расхождение, тем больше потеря производительности. Но гибче чем чистый SIMD.

#### [q204] Что представляет собой классификация Дункана и чем она отличается от классификации Флинна? Какие проблемы она решает? Что включает верхний уровень классификации?

**Классификация Дункана** (1990) — создана для наведения порядка в перегруженном
классе MIMD у Флинна и включения новых архитектур. Ключевое отличие: она
**абстрагируется от низкоуровневого параллелизма** (конвейеры, суперскалярность
«прячутся» от программиста и не учитываются в классификации).

**Верхний уровень классификации:**

- **Синхронные архитектуры** — единый механизм управления (общий такт или единый
  поток команд): SIMD, векторные, систолические.
- **MIMD архитектуры** — классифицируются по организации памяти: распределённая
  (distributed memory) или общая (shared memory).
- **MIMD парадигмы** — классифицируются по модели вычислений (MoC): dataflow,
  reduction, wavefront, MIMD/SIMD гибриды.

#### [q205] Какие основные типы синхронных архитектур выделяются по классификации Дункана?

По Дункану синхронные архитектуры делятся на:

Векторные — оперируют целыми векторами (массивами чисел) одной инструкцией. ALU
конвейеризировано для потоковой обработки элементов. Пример: Cray, расширения
SSE/AVX.

SIMD-массивы: процессорные массивы — сетка простых процессоров, каждый со своей
памятью, все выполняют одну инструкцию синхронно. Ассоциативные массивы (CAM) —
поиск по содержимому параллельно по всем ячейкам.

Систолические массивы — матрица вычислительных элементов с локальными связями
между соседями. Данные ритмично проталкиваются через сеть под глобальный такт.
Пример: Google TPU для перемножения матриц.

#### [q206] Какие принципы лежат в основе работы векторных архитектур и где они применяются?

**Векторные архитектуры** оперируют **векторами** — последовательностями
скалярных величин, обрабатываемых одной инструкцией.

**Принципы:**

- Одна векторная инструкция запускает операцию сразу над всеми элементами
  вектора (например, сложение двух массивов поэлементно за одну команду).
- Конвейерное исполнение: элементы вектора последовательно проходят через
  функциональный блок (pipeline), обеспечивая высокий throughput.
- Значительно сокращается количество выбираемых инструкций (instruction fetch
  overhead) — одна инструкция вместо N скалярных.

**Применение:** научные вычисления, HPC (суперкомпьютеры Cray), обработка
сигналов. В современных CPU — SIMD-расширения (SSE, AVX-512, NEON) — это по сути
мини-векторные регистры (128-512 бит).

#### [q207] Как работают ассоциативные массивы и где они применяются?

**Ассоциативные массивы (Content-Addressable Memory, CAM)** — память, в которой
поиск осуществляется не по адресу, а **по содержимому** (сравнение по маске).

**Принцип:** при запросе подаётся паттерн (ключ), и ВСЕ ячейки памяти
одновременно сравниваются с ним. Результат — адреса совпавших записей.

**Достоинства:** сверхбыстрый поиск за O(1) — один такт независимо от объёма.

**Недостатки:** огромная аппаратная сложность (компаратор на каждую ячейку),
высокое энергопотребление, малый объём.

**Применение:** сетевые маршрутизаторы (TCAM для таблиц маршрутизации), TLB в
процессорах (поиск трансляции виртуального адреса), кэш-теги.

#### [q208] Как работают систолические архитектуры и где они применяются?

Систолическая архитектура — двумерная матрица простых вычислительных элементов
(PE), каждый связан только с ближайшими соседями. Данные ритмично
"проталкиваются" через сеть под глобальный такт (как кровь через сосуды — отсюда
название "систолическая"). Каждый PE выполняет одну простую операцию
(умножение-сложение) и передаёт результат соседу. Нет общей памяти, нет сложной
системы команд — только локальные связи. Идеально для регулярных операций:
перемножение матриц, свёртки в нейросетях. Пример: Google TPU.

#### [q209] Какие основные типы MIMD-архитектур выделяются по классификации Дункана?

По классификации Дункана, MIMD-архитектуры разделяются по ключу **организации
памяти**:

- **Архитектуры с распределённой памятью (Distributed memory):** каждый
  процессор имеет свою локальную память. Взаимодействие — через передачу
  сообщений (message passing, MPI).
- **Архитектуры с разделяемой (общей) памятью (Shared memory):** все процессоры
  работают с единым адресным пространством. Взаимодействие — через общие
  переменные, синхронизация — через блокировки/атомарные операции.

#### [q210] Что из себя представляют архитектуры с распределённой памятью? Каковы их особенности?

В архитектурах с **распределённой памятью** каждый процессор имеет свою
**локальную** память, доступную только ему. Доступ к данным другого процессора —
только через явную **передачу сообщений** (message passing, MPI).

**Особенности:**

- Отличная масштабируемость — нет общей шины, нет когерентности кэшей.
- Нет проблемы Memory Wall для межпроцессорного обмена.
- Сложнее программировать — программист явно управляет распределением данных и
  обменом.

**Топологии соединений:** кольцо (ring), ячеистая сетка (mesh), гиперкуб
(hypercube), дерево (tree), тор (torus).

Пример: кластеры, GreenArrays (144 ядра со своей памятью), массивно-параллельные
суперкомпьютеры.

#### [q211] Что из себя представляет архитектуры с разделяемой памятью? Каковы их особенности?

В архитектурах с **разделяемой (общей) памятью** все процессоры (ядра) работают
с **единым адресным пространством**. Любой процессор может прочитать/записать
любой адрес.

**Особенности:**

- Привычная и удобная модель для программистов (как обычная многопоточность).
- Главная проблема: **координация доступа** и **когерентность кэшей** (MOESI,
  MESI протоколы).
- Масштабируемость ограничена — общая шина становится узким горлышком.

**Подходы к интерконнекту:**

- Шина (bus) — просто, но не масштабируется.
- Перекрёстная шина (crossbar) — O(N^2) соединений, дорого.
- Сеть на кристалле (NoC, Network-on-Chip) — mesh/ring, масштабируемо.

Пример: современные многоядерные CPU (Intel, AMD, ARM).

#### [q212] Какие основные типы MIMD парадигм выделяются по классификации Дункана?

По классификации Дункана, MIMD парадигмы разделяются по **модели вычислений
(Model of Computation)**:

- **MIMD/SIMD гибрид:** мастер-узел раздаёт задачи в SIMD-стиле, рабочие узлы
  обрабатывают их как независимые MIMD-процессоры.
- **Потоковая архитектура (Dataflow):** выполнение управляется готовностью
  данных.
- **Редукционная архитектура (Reduction):** выполнение управляется запросом
  результата (demand-driven, ленивые вычисления).
- **Wavefront:** комбинация систолической архитектуры с асинхронным dataflow.

#### [q213] Что представляет собой MIMD/SIMD парадигма и где она применяется?

**MIMD/SIMD парадигма** — гибридная архитектура, часто представляемая в виде
дерева (аналогия fork/join):

- **Узел-корень (master)** работает в стиле SIMD: распределяет крупные задачи
  между узлами-листьями.
- **Узлы-листья (slaves)** работают как независимые MIMD-процессоры с локальной
  памятью, обрабатывая малые подзадачи автономно.

**Применение:** параллельные вычисления типа MapReduce, распределённый
рендеринг, обработка больших данных. По сути — модель «раздай работу → собери
результаты».

#### [q214] Как работает архитектура потоков данных (dataflow)? Подходы к реализации.

**Архитектура потоков данных (Dataflow)** — алгоритм представляется в виде
направленного графа, где узлы = операции, рёбра = потоки данных (токены).

**Принципы:**

- Отсутствует классический «поток команд» (program counter) и центральная память
  как единое узкое горлышко.
- Выполнение инструкции запускается **исключительно наличием входных
  аргументов** (токенов) — data-driven execution.
- Токены (метка + значение) циркулируют по графу. Когда все входы узла готовы —
  происходит вычисление, результат отправляется дальше.

**Подходы к реализации:**

- **Статический dataflow:** каждый узел хранит максимум один токен. Простой, но
  ограничивает параллелизм.
- **Динамический (tagged token):** токены имеют метки контекста, один узел может
  обрабатывать данные из разных итераций параллельно.

#### [q215] Как работает редукционная архитектура? Каким образом она обеспечивает параллелизм?

**Редукционная архитектура (Reduction / Demand-driven)** — ориентирована на
«запрос» результата. Инструкции разрешаются к выполнению **только тогда, когда
их результаты требуются** другими инструкциями.

**Принцип:** граф вычислений «разворачивается» лениво — от конечного результата
вглубь. Каждый узел запрашивает свои операнды, те — свои, и так до базовых
значений. Вычисленные значения «всплывают» обратно, заменяя выражения
результатами.

**Связь с функциональным программированием:** ленивые вычисления (Haskell),
referential transparency. Параллелизм возникает естественно — независимые ветви
графа редуцируются одновременно.

**Отличие от dataflow:** dataflow — data-driven (пушат данные вперёд), reduction
— demand-driven (тянут результаты назад).

#### [q216] Как работает wavefront архитектура? В чём её отличия от систолической архитектуры?

**Wavefront архитектура** — комбинация систолической архитектуры с асинхронным
потоковым (dataflow) исполнением.

**Отличие от систолической:** в систолической архитектуре всем управляет жёсткий
глобальный такт (синхронная волна данных). В wavefront управление и
синхронизация происходят **динамически** — сигнал/данные распространяются по
сети процессоров «волной» по мере готовности (runtime scheduling), без
глобального такта.

**Достоинства:** легче масштабируется (нет проблемы распределения такта на
большой площади), адаптивность к нерегулярным нагрузкам.

**Недостатки:** риски переполнения буферов (нет глобальной синхронизации),
сложнее верификация, менее предсказуемое время выполнения.

#### [q217] Что такое CGRA-процессоры и какие возможности они предоставляют?

**CGRA (Coarse-Grained Reconfigurable Architecture)** — крупно-гранулярные
реконфигурируемые архитектуры, заполняющие нишу между универсальностью CPU и
эффективностью ASIC/FPGA.

**Особенности:**

- В отличие от FPGA (fine-grained, оперирует битами/LUT), CGRA оперирует
  **крупными вычислительными блоками** (ALU, умножители, блоки памяти).
- Предоставляют «предметно-специальную гибкость» (Domain-Specific Flexibility).
- Управляются конфигурацией и данными — можно перепрограммировать под разные
  задачи внутри домена.
- Существенно проще программировать, чем FPGA (ближе к программной модели).

**Применение:** ускорители DSP, нейросетей, обработки изображений. Пример:
проект NITTA (ITMO).

#### [q218] В чём различие между пространственными (spatial) и временными (temporal) вычислениями на примере CGRA?

CGRA является **гибридом пространственных и временных вычислений** (Hybrid
Spatial & Temporal Computation):

- **Пространственный аспект (как FPGA):** физически выделенные вычислительные
  блоки, соединённые реконфигурируемым интерконнектом. Данные передаются
  напрямую между блоками.
- **Временной аспект (как CPU):** механизмы управления, интерфейсы данных,
  динамическое планирование. Конфигурация может меняться во времени.

**Режимы работы:**

- **SCSD (Single Configuration, Single Data):** одна фиксированная конфигурация
  для одного набора данных — максимально похоже на ASIC.
- **MCMD (Multiple Configuration, Multiple Data):** конфигурация меняется во
  времени для разных наборов данных — максимальная гибкость.

Это позволяет CGRA занимать уникальную нишу: эффективнее CPU (пространственный
параллелизм), гибче ASIC (переконфигурация), проще FPGA (крупные блоки).